DE1234054B

DE1234054B - Byte-Umsetzer

Info

Publication number: DE1234054B
Application number: DEI17395A
Authority: DE
Inventors: Herbert Kurt Wild
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1959-01-02
Filing date: 1959-12-17
Publication date: 1967-02-09
Also published as: GB867738A; US3079597A; FR1260023A

Description

BUNDESREPUBLIK DEUTSCHLAND Int. Cl.:

G06f

DEUTSCHES

PATENTAMT

AUSLEGESCHRIFT

Deutsche Kl.: 42 m3 - 5/-06-

Nummer: 1 234 054

Aktenzeichen: 117395 IX c/42 m3

Anmeldetag: 17. Dezember 1959

Auslegetag: 9. Februar 1967

Die Erfindung betrifft einen Byte-Umsetzer mit einer Magnetkernmatrix, bei der die Anzahl der einen Koordinatenleitungen, beispielsweise der Spaltenleitungen, gleich ist mit der Bitanzahl der Eingangsbytes und die Anzahl der anderen Koordinatenleitungen, beispielsweise der Zeilenleitungen, gleich ist mit der Bitanzahl der Ausgangsbytes und bei der die die Bytes bildenden Bits in die Matrixdiagonalen parallel eingeschrieben und aus den Matrixdiagonalen parallel ausgelesen werden.

Die Erfindung ist besonders geeignet für Rechen- und Datenverarbeitungsanlagen, mit denen eine Anzahl von zugehörigen Geräteeinheiten, beispielsweise periphere Ausgangs- und Eingangseinheiten, verbunden ist. In den genannten zugehörigen Geräteeinheiten werden die für die Verarbeitung erforderlichen Daten und Befehle erzeugt, insbesondere Programmanweisungen und die für den Betrieb der Datenverarbeitungsanlage benötigten Eingangsdaten, die in Form von »Wörtern« dargestellt sind. Die einzelnen Wörter sind in Bytes unterteilt, und jedes Byte besteht aus einer Anzahl von Bits. In der Praxis ist es so, daß der Informationsaustausch zwischen den verschiedenen Geräteeinheiten in der Form von Bytes erfolgt. Da die verschiedenen Geräteeinheiten im allgemeinen nicht einheitlich entworfen sind, kommt es vor, daß die Anzahl Bits pro Byte bei verschiedenen Geräten auch verschieden ist. Beispielsweise kann der Informationsfluß zur zentralen Verarbeitungseinheit der Datenverarbeitungsanlage durch serienmäßig erzeugte Bytes erfolgen, wobei jedes Byte aus z. B. sechs Bits besteht, die parallel übertragen werden.

Enthält eine Datenverarbeitungsanlage beispielsweise Schalteinrichtungen zur Verarbeitung von aus je acht Bits bestehenden Bytes eines 64-Bit-Wortes, so kann der Hauptspeicher einer solchen Anlage für 64-Bit-Wörter dann in vollem Umfang ausgenutzt werden, wenn beim Einschreiben eines Wortes in den Speicher dieser mit acht Bytes von je acht Bits gespeist wird, um daraus ein 64-Bit-Wort zu bilden. Eine volle Ausnutzung des Hauptspeichers der Anlage ist jedoch nicht möglich, wenn beispielsweise von einer peripheren Einheit anders unterteilte Wörter dem Speicher zugeführt werden, wobei die Wörter aus Bytes bestehen, die jeweils eine solche Anzahl von Bits umfassen, die kein Bruchteil von 64 sind, wenn sie also beispielsweise aus Bytes von je sechs Bits bestehen.

Nach dem bekannten Stand der Technik ist es nicht möglich, einen Hauptspeicher einer Anlage voll auszunutzen, wenn in der Praxis ein Fall auftritt, der Byte-Umsetzer

Anmelder:

International Business Machines Corporation,

Armonk, N.Y. (V. St. A.)

Vertreter:

Dr. phil. G. B. Hagen, Patentanwalt,

München-Solln, Franz-Hals-Str. 21

Als Erfinder benannt:
Herbert Kurt Wild,
Poughkeepsie, N.Y. (V. St. A.)

Beanspruchte Priorität:

V. St. v. Amerika vom 2. Januar 1959 (784 669)

dem obenerwähnten Beispiel entspricht, d. h., wenn eine periphere Einheit Bytes mit einer solchen Anzahl von Bits liefert, die kein ganzzahliger Teil der Bitanzahl eines Wortes ist.

Aufgabe der vorliegenden Erfindung ist somit die Schaffung eines Byte-Umsetzers, der es ermöglicht, die Bitanzahl der einzelnen Bytes zu verändern.

Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß eine mit dem kleinsten gemeinsamen Vielfachen der Eingangsbyte-Bitanzahl und der Ausgangsbyte-Bitanzahl übereinstimmende Anzahl an Zeilen- und Spalten-Überkreuzungsstellen angeordneter Magnetkerne vorgesehen ist und eine mit dem individuellen Faktor der Ausgangsbyte-Bitanzahl übereinstimmende Anzahl zyklisch arbeitender, je eine jeweils einem Eingangsbyte diagonal zugeordnete Kerngruppe mit Halbschreibströmen versorgender Steuerstufen erster Art sowie eine mit dem individuellen Faktor der Eingangsbyte-Bitanzahl übereinstimmende Anzahl zyklisch arbeitender, je eine jeweils einem Ausgangsbyte diagonal zugeordnete Kerngruppe mit Leseströmen versorgender Steuerstufen zweiter Art derart vorgesehen sind, daß die Steuerstufen zweiter Art phasenverzögert von Steuerstufen der ersten Art gesteuert werden und daß nach jedem Einschreiben eines Eingangsbytes das Auslesen so vieler Ausgangsbytes erfolgt, wie sich aus der Anzahl der von den eingeschriebenen Bytes jeweils noch nicht ausgelesenen Bits bilden lassen.

709 508/137

Um beim Durchlaufen der Information durch den Byte-Umsetzer eine Prüfung der übertragenen Information zu ermöglichen, umfaßt nach einer weiteren Ausbildung der Erfindung der Byte-Umsetzer von den Eingangs- und Ausgangsbytes gesteuerte Paritätsprüfstufen und eine Vergleichsschaltung in einer derartigen Anordnung, daß jeweils nach dem Auslesen einer mit dem individuellen Faktor der Eingangsbyte-Bitanzahl übereinstimmenden Anzahl von Ausgangsbytes die Vergleichsschaltung das Prüfresultat anzeigt.

Mehrere Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigt

F i g. 1 einen aus einer Kernmatrix aufgebauten Byte-Umsetzer zur Umsetzung von aus sechs Bits bestehenden Bytes in aus acht Bits bestehende Bytes,

F i g. 1A ein die Arbeitsweise der Schaltung von F i g. 1 veranschaulichendes Zeitdiagramm,

F i g. 2 einen Teil des Byte-Umsetzers nach F i g. 1 mit zusätzlichen Schaltkomponenten zur Durchführung einer Paritätsbitprüfung,

F i g. 3 einen Umsetzer für 5-Bit-Bytes in 6-Bit-Bytes,

F i g. 3 A ein die Arbeitsweise der Schaltung von F i g. 3 veranschaulichendes Zeitdiagramm,

F i g. 4 einen Umsetzer für 8-Bit-Bytes in 6-Bit-Bytes,

Fig. 4A ein die Arbeitsweise der Schaltung von F i g. 4 veranschaulichendes Zeitdiagramm.

In F i g. 1 ist eine Magnetkernmatrix 10 zur Umsetzung von je sechs Bits umfassenden Eingangsbytes in je acht Bits umfassende Ausgangsbytes dargestellt. Die Matrixanordnung umfaßt 24 Magnetkerne, wobei diese Zahl 24 dem kleinsten gemeinsamen Vielfachen der Anzahl von Bits in einem Eingangsbyte und der Anzahl von Bits in einem Ausgangsbyte entspricht. Die durch übliche Symbole dargestellten Magnetkerne sind in sechs vertikalen Spalten und acht horizontalen Zeilen angeordnet. Die den Eingangsbytes zugeordneten Spalten sind von rechts nach links und die den Ausgangsbytes zugeordneten Zeilen von oben nach unten beziffert.

Die Magnetkerne weisen die für Magnetkernspeicher charakteristischen Eigenschaften auf, insbesondere haben sie annähernd rechtwinklige Hystereseschleifen. Wie es bei magnetischen Speicherkernen üblich ist, findet beim Umschalten des Kernes aus einem magnetischen Sättigungszustand in den entgegengesetzten magnetischen Sättigungszustand eine verhältnismäßig große Änderung des magnetischen Flusses statt.

Die Schnittpunkte der die Spalten und Zeilen bildenden Leiter 1 bis 6 bzw. 1 bis 8 bilden eine rechtwinklige Matrix. Ist das kleinste gemeinsame Vielfache gleich der Eingangsbyte-Bitanzahl multipliziert mit der Ausgangsbyte-Bitanzahl, so befindet sich an jedem Kreuzungspunkt der Spalten und Zeilen ein Magnetkern. Ist das kleinste gemeinsame Vielfache jedoch kleiner als das soeben erwähnte Produkt, so kommt man mit weniger Kernen aus. In dem Ausführungsbeispiel von F i g. 1 ist ein Magnetkern an jedem Schnittpunkt einer ungerade bezifferten Spalte mit einer ungerade bezifferten Zeile vorhanden. In der Zeile 1 befinden sich deshalb Magnetkerne bei den Spalten 1, 3 und 5. Außerdem befindet sich in diesem Ausführungsbeispiel ein Magnetkern an jedem Schnittpunkt einer gerade bezifferten Spalte mit einer gerade bezifferten Zeile. In der Zeile 2 befinden sich demnach Magnetkerne in den Spalten 2, 4 und 6.

Das Einschreiben von Information in die Kernmatrix 10 erfolgt durch Zuführung einer Folge von Bytes, von denen jedes sÄchs Bits umfaßt. Jedes Bit kann entweder den Wert »0« oder »1« annehmen. Definitionsgemäß wird angenommen, daß das Vorhandensein eines Eingangsstromes eine »1« und die

ίο Abwesenheit eines Eingangsstromes eine »0« darstellt. Die Eingangsbytes stammen vor irgendwelcher, in irgendeiner bekannten Weise erzeugten Information, beispielsweise von auf Magnetband gespeicherten Wörtern. Die Eingangsbytes werden in Form elektrischer Impulse nacheinander in das Ableseregister 17 über die Eingangsklemmen 11 bis 16 eingegeben.

Beim Einschreiben eines Bytes in das Ableseregister 17 werden in den mit »1«-Bits beaufschlagten Spaltenleitungen Halbschreibströme erzeugt, die auf die zugeordneten Magnetkerne einwirken. Den Diagonalleitungen der Matrix werden weitere Halbschreibströme zugeführt, die von einer die Stufen T₁ bis T₄ umfassenden Steuervorrichtung 29 gesteuert werden. Zur Erzeugung der Halbschreibströme für die Spaltenleiter dienen die UND-Gatter G₂₁ bis G₂₆, und zur Erzeugung der Halbschreibströme für die Diagonalleiter dienen die UND-Gatter G₃₁ bis G₃₄. Halbschreibströme werden von den UND-Gattern G₂₁ bis G₂₆ dann erzeugt, wenn diese Gatter sowohl vom Ableseregister 17 als auch von einem Taktgeber 28 Eingangssignale erhalten. Die eigentlichen Treibimpulse für die Spaltenleiter werden von den nachgeschalteten Treiberstufen D₂₁ bis D₂₆ erzeugt.

Ist die durch die angelegten Signale zu realisierende logische UND-Bedingung an einem der UND-Gatter G₂₁ bis G₂₆ verwirklicht, so erzeugt die zugeordnete Treiberstufe D₂₁ bis D₂₆ den Halbstrom-Treibimpuls, dessen Amplitude allein jedoch nicht ausreicht, den Zustand eines in der zugeordneten Spalte befindlichen Magnetkernes zu ändern. Wie es für eine Speichermatrix üblich ist, sind die Spalten- und Zeilenleiter durch die Magnetkerne der Speichermatrix hindurchgesteckt, um die gewünschte magi^etische Kopplung zwischen Leitungen und Magnetkernen zu erzielen.

Die als Leseleitungen dienenden Zeilenleiter sind an Leseverstärker A angeschlossen, die auf die Polarität der ihnen zugeführten Lesesignale ansprechen.

Die Leseleitungen sind jeweils durch die in einer Zeile befindlichen Magnetkerne hindurchgesteckt, wodurch die magnetische Verkopplung zwischen Magnetkern und Leseleitung erzielt wird. Die Leseleitung in der ersten Zeile der Matrix ist durch die obersten drei Kerne hindurchgeführt, die sich in den ungerade numerierten Spalten 1, 3 und 5 befinden; die Leseleitung 2 in der zweiten Zeile der Matrix ist ebenfalls durch drei Magnetkerne hindurchgeführt, die aber jetzt den gerade numerierten Spalten 2, 4 und 6 zugeordnet sind.

Zusätzlich zu den Einschreibe- und Ausleseschaltkreisen sind auf jedem Kern weitere Stromschaltkreise vorgesehen, die in den vorliegenden Ausführungsbeispielen als Diagonalschaltkreise bezeichnet werden sollen. Zur Förderung der Übersichtlichkeit der zeichnerischen Darstellung sind einander entsprechende Diagonalschaltkreise durch ausgezogene Linien dargestellt, während andere und von den

ersten verschiedene Diagonalschaltkreise als gebrochene Linien gezeichnet sind, wobei allerdings die Darstellung so zu verstehen ist, daß die mit gebrochenen Linien dargestellten Stromschaltkreise durchlaufende zusammenhängende Leiter bedeuten. Die voll ausgezogenen Diagonalen stellen Stromschaltkreise für Halbschreibströme dar, während die in gebrochenen Linien dargestellten Diagonalen Ablesetreibschaltkreise bedeuten, d. h. Schaltkreise, die es ermöglichen, Ablesetreibströme von einer so großen Amplitude wirksam zu machen, daß der magnetische Remanenzzustand jedes betroffenen Kernes geändert werden kann.

Es sei angenommen, daß sich zu Beginn alle Magnetkerne in einem ersten Remanenzzustand (beispielsweise »O«-Zustand) befinden und daß eingangsseitig dem Ableseregister 17 ein aus sechs parallelen Bits bestehendes Byte zugeführt wird. Dieses Byte ist in die Kernmatrix 10 einzuschreiben. Weiterhin sei angenommen, daß das einzuschreibende Byte das erste aus einer Folge von Bytes ist, die in Serie, also zeitlich nacheinander dem Ableseregister 17 zugeführt werden. Es kann vorkommen, daß aus irgendwelchen Gründen, beispielsweise wegen eines Magnetbandschräglaufs, die einzelnen Bits eines Bytes nicht genau gleichzeitig im Ableseregister 17 eintreffen. Diese gegebenenfalls vorkommende Unregelmäßigkeit macht sich jedoch nicht schädlich bemerkbar, da nach der Zuführung des letzten Bits des ersten Bytes die UND-Gatter G₂₁ bis G₂₆ durch einen vom Taktgeber 28 gelieferten Taktimpuls gleichzeitig aktiviert werden, so daß die Ausgangssignale dieser UND-Gatter alle zur gleichen Zeit den Treiberstufen D₂₁ bis D₂₆ zugeführt werden. Dadurch ist sichergestellt, daß diese Treiberstufen alle gleichzeitig die Halbstrom-Treibimpulse für die sechs Spaltenleiter erzeugen. Außerdem wird gleichzeitig ein Halbstrom-Treibimpuls für den ersten Diagonalstromkreis 31 d erzeugt. Ein vom Taktgeber 28 erzeugter Taktimpuls aktiviert also nicht nur die UND-Gatter G₂₁ bis G₂₆, sondern gleichzeitig auch die UND-Gatter G₃₁ bis G₃₄ zum Zweck der Erzeugung eines an die Treiberstufen D₃₁ bis D₃₄ anzulegenden Aktivierungsimpulses.

Gleichzeitig mit einem Taktimpuls wird die erste Stufe T₁ der Steuervorrichtung 29 erregt; dabei wird dem UND-Gatter G₃₁ von der genannten Stufe T_x ein Eingangssignal zugeführt, so daß die logische Bedingung am UND-Gatter G₃₁ erfüllt ist und infolgedessen ein aktivierender Ausgangsimpuls an die Treiberstufe D₃₁ geliefert wird, die in dem Diagonalstromkreis 31 d einen Halbstrom-Treibimpuls erzeugt.

Auf diese Weise treten an denjenigen Magnetkernen einer ausgewählten Diagonalen jeweils zwei Halbschreibströme auf, deren zugeordnete Spaltenleiter jeweils mit »1«-Bits beaufschlagt sind. Die zeitlich zusammenfallenden beiden Halbschreibströme bewirken bei den betreffenden Kernen eine Umschaltung aus dem »O«-Zustand in den »1 «-Zustand.

Diejenigen Magnetkerne, die nur von einem Halbschreibstrom beaufschlagt werden, können in ihrem magnetischen Remanenzzustand nicht verändert werden, d. h., sie verbleiben auch weiterhin in ihrem »O«-Zustand. Es sind diejenigen Kerne, deren zugeordnete Spaltenleiter mit einem »O«-Bit beaufschlagt sind.

Aus F i g. 1 ist ersichtlich, daß dem Diagonalschaltkreis 31 d sechs Magnetkerne zugeordnet sind, von denen jeder einer anderen der sechs Spaltenleitungen zugeordnet ist. Wenn somit der in Spalte 1 und Zeile 1 befindliche Magnetkern einen Halbstrom-Treibimpuls von der Treiberstufe D₂₁ und gleichzeitig einen Halbstrom-Treibimpuls von der Treiberstufe D₃₁ erhält, so schalten die resultierenden magnetischen Treibfelder diesen Magnetkern aus seinem »O«-Zustand in den »1 «-Zustand um.
In gleicher Weise werden alle diejenigen dem

ίο Diagonalschaltkreis 31 d angehörenden Magnetkerne in Abhängigkeit vom Wert des entsprechenden Eingangsbits entweder aus dem »O«-Zustand in den »1 «-Zustand umgeschaltet, wenn es sich um ein »1«- Eingangsbit handelt, bzw. sie verbleiben in ihrem »O«-Anfangszustand, wenn das der entsprechenden Spaltenleitung zugeordnete Eingangsbit den Wert »0« hat. Nach dem Abklingen der genannten Halbstrom-Treibimpulse befinden sich also die sechs zu dem Diagonalschaltkreis 31 d gehörenden Magnetkerne in

ao solchen magnetischen Remanenzzuständen »0« oder »1«, die der Information des aus sechs Bits bestehenden ersten Bytes entsprechen.

Nach dem Einschreiben des ersten Bytes in die Magnetkernmatrix 10 wird der Inhalt des Ableseregisters 17 gelöscht, so daß diesem nun das nächste (zweite) Byte zugeführt und in die sechs Registerstufen eingeschrieben werden kann. Nach dem Einschreiben des zweiten Bytes in das Ableseregister 17 aktiviert ein zweiter vom Taktgeber 28 erzeugter Taktimpuls abermals die UND-Gatter G₂₁ bis G₂₆ und die UND-Gatter G ₃₁bis G₃₄. Gleichzeitig betätigt der Taktgeber 28 die Steuervorrichtung 29 in der Weise, daß diese von ihrer zweiten Stufe T₂ einen Äktivierungsimpuls aussendet, der das UND-Gatter G₃₂ öffnet, so daß ein Ausgangs-Aktivierungsimpuls der Treiberstufe D₃₂ zugeführt wird. Diese Treiberstufe D₃₂ erzeugt nun einen Halbstrom-Treibimpuls, der dem zweiten Diagonalschaltkreis 32 d zugeführt wird. In dem Schaltbild von Fig. 1 ist dieser Diagonalschaltkreis32d in zwei Teilen gezeigt, wobei der näher zur Treiberstufe D₃₂ gelegene Teil vier und der entferntliegende Teil die beiden unteren rechten Kerne der Speichermatrix umfaßt. Der Halbstrom-Treibimpuls für den Diagonalschaltkreis 32 d wird gleichzeitig mit den Halbstrom-Treibimpulsen der Treiberstufen D₂₁ bis D₂₆ erzeugt, von denen jede von den entsprechenden Bits des Ableseregisters 17 gesteuert wird, in dem nun die einzelnen Bits »0« bzw. »1« des zweiten Eingangsbytes stehen.

Ist jetzt beispielsweise der Eingangsklemme 16 ein »1«-Bit zugeordnet, so werden an dem Magnetkern in Spalte 6 und Zeile 4 zwei Halbstrom-Treibimpulse wirksam, so daß dieser Magnetkern aus seinem »0«- Anfangszustand in den »1 «-Zustand umgeschaltet wird. In Abhängigkeit des vorliegenden Informationsinhalts des zweiten Bytes wird in entsprechender Weise der Endzustand der übrigen fünf Kerne in Spalte 1, Zeile 7 und Spalte 2, Zeile 8 und Spalte 3, Zeile 1 und Spalte 4, Zeile 2 und Spalte 5, Zeile 3 bestimmt.

Bezüglich der die Ausgangskreise darstellenden acht horizontalen Zeilenleitungen ist zu beachten, daß die Magnetzustände der einzelnen in jedem derartigen Stromkreis enthaltenen Kerne durch die binären Werte der sechs Bits des ersten Eingangsbytes und durch zwei Bits aus dem zweiten Eingangsbyte bestimmt sind. Es sind dies die sechs vom Diagonalschaltkreis 31 d umfaßten Kerne und die in der Ma-

trix rechts unten befindlichen zwei Kerne des Diagonalschaltkreises 32 d. Somit kann jetzt ein aus acht Bits bestehendes Ausgangsbyte erzeugt werden. Dies erfolgt unter Ausnutzung des am Ausgang des UND-Gatters G₃₂ auftretenden Ausgangsimpulses, der über eine Leitung 35 einer Laufzeitkette oder Verzögerungsstufe 36 zugeführt wird.

Nach einem bestimmten Zeitintervall bzw. gemäß F i g. 1A einer für die Umkehr des Magnetisierungszustandes der ausgewählten Kerne genügend großen Zeitverzögerung wird der an die Verzögerungsstufe 36 angelegte Impuls einer Auslese-Treiberstufe D₄₁ zugeführt. Diese Treiberstufe D₄₁ erzeugt in dem diagonalen Auslesetreiberkreis 45 d einen Stromimpuls mit einer zur Änderung des Magnetisierungszustandes der in diesem Diagonalkreis befindlichen Magnetkerne austeichenden Amplitude. Die Polarität dieses Treibimpulses ist so festgelegt, daß er eine Umschaltung des Magnetisierungszustandes der Kerne aus dem »1«- in den »O«-Zustand bewirkt. Befindet sich beispielsweise der Magnetkern in Spalte 2, Zeile 8 in seinem »1 «-Zustand, so wird er durch den Auslese-Treibimpuls in den »O«-Zustand zurückgeschaltet, wobei in dem Magnetkern eioe erhebliche Magnetflußänderung stattfindet. Diese Flußänderung verursacht in der Zeilenleitung 8 die Induktion eines Ausleseimpulses von verhältnismäßig großer Amplitude. Befindet sich hingegen ein Kern, beispielsweise der in Spalte 1, Zeile 7, in seinem »O«-Zustand, so verursacht der im Diagonalkreis 45 d fließende Auslese-Treibimpuls nur eine unbedeutende Magnetflußänderung. Diese Flußänderung ist so klein, daß nur eine praktisch unbedeutende Ausgangsspannung in die Zeilenleitung 7 induziert wird; dieses unbedeutende, praktisch nicht vorhandene Ausgangslesesignal kennzeichnet eine »0«. Die horizontalen Auslesezeilenleitungen 1 bis 8 sind an Leseverstärker A angeschlossen, die nur auf solche Ausleseimpulse ansprechen, die auf Grund einer Magnetkernumschaltung aus dem »1«- in den »O«-Zustand in die Zeilenleitungen induziert worden sind. Die Ausgänge der Leseverstärker A führen zu einem Speicher M, in den die Ausgangsbytes eingeschrieben werden. In obigem Beispiel wird also in den Speicher M vom Magnetkern in Spalte 2, Zeile 8 eine »1« und vom Magnetkern in Spalte 1, Zeile 7 eine »0« eingeschrieben.

Der Auslese-Treibimpuls im Diagonalkreis 45 d wirkt auch auf die sechs dem Diagonalkreis 31 d zugeordneten Magnetkerne ein, so daß in den entsprechenden horizontalen Auslesezeilenleitungen 1 bis 6 auf die gleiche Weise in Abhängigkeit vom Magnetisierungszustand dieser Kerne entsprechende Auslesesignale erzeugt werden. Die an den acht horizontalen Zeilenleitungen auftretenden Ausgangslesesignale stellen somit die acht Bits eines Ausgangsbytes dar, das unmittelbar in den Speicher M einer Datenverarbeitungsanlage eingeschrieben werden kann, bei der ein beispielsweise aus 64 Bits bestehendes Wort in Bytes zu je acht Bits aufgeteilt ist. Dadurch erreicht man eine volle Ausnutzung der Kapazität des Speicherwerks M der Datenverarbeitungsanlage. Man vermeidet dadurch eine Nutzeffekteinbuße im Hauptspeicher der Anlage, die sich zwangläufig beim Einschreiben von beispielsweise 6-Bit-Bytes ergeben würde.

Nachdem die zweite Stufe T₂ der Steuervorrichtung 29 in der oben beschriebenen Weise ihre Funktion erfüllt hat, aktiviert nun der Taktgeber 28 im Fortgang des Arbeitsablaufs der Matrix von F i g. 1 wiederum die UND-Gatter G₂₁ bis G₂₆ und G₃₁ bis G₃₄ und schiebt gleichzeitig die Steuervorrichtung 29 auf die nächste Stufe T₃ vor. Nachdem das dritte Eingangsbyte in das Ableseregister 17 eingeschrieben wurde, wird ein Halbstrom-Treibimpuls von der Treiberstufe D₃₃ dem Diagonalschaltkreis 33 d zugeführt, und außerdem werden von den Treiberstufen D₂₁ bis D₂₆ entsprechend den Bits des dritten Eingangsbytes Halbstrom-Treiberimpulse den vertikalen Spaltenleitungen 1 bis 6 zugeführt. Diejenigen Magnetkerne des Diagonalschaltkreises 33 d, bei denen eine Koinzidenz zweier Halbstrom-Treibimpulse auftritt, werden aus dem »0«- in den »1«-Zustand umgeschaltet. Die dafür in Frage kommenden Kerne befinden sich an folgenden Schnittpunkten der Matrix 10·. Spaltet und Zeile,5, Spalte2 und Zeile6, Spalte 3 und Zeile 7, Spalte 4 und Zeile 8, Spalte 5 und Zeile 1, Spalte 6 und Zeile 2.

ao Der Ausgangsimpuls der dritten Stufe T₃ der Steuervorrichtung 29 wird der Verzögerungsstufe 37 zugeführt, die nach einem bestimmten Zeitintervall einen aktivierenden Steuerimpuls an die zweite Auslesetreiberstufe D₄₂ liefert. Der dadurch erzeugte Auslesetreibimpuls durchläuft den diagonalen Auslese-Treiberstromkreis 46 d, um das Auslesen des zweiten, aus acht Bits bestehenden Ausgangsbytes zu bewirken; vom genannten Auslesetreibimpuls sind diejenigen Magnetkerne betroffen, die sich an folgenden Schnittpunkten der Matrix 10 befinden: Spalte 3 und Zeile 1, Spalte 4 und Zeile 2, Spalte 5 und Zeile 3, Spalte 6 und Zeile 4, Spalte 1 und Zeile 5, Spalte 2 und Zeile 6, Spalte 3 und Zeile 7, Spalte 4 und Zeile 8.

Nach dem Auslesen des zweiten 8-Bit-Ausgangsbytes aktiviert ein vom Taktgeber 28 gelieferter Taktimpuls wiederum die UND-Gatter G₂₁ bis G₂₆ und G₃₁ bis G₃₄; gleichzeitig wird ein Vorrücken der Steuervorrichtung auf die nächste Stufe T₁ bewirkt.

Dadurch kommt es zur Aktivierung der Halbstrom-Treiberstufe D₃₄, die einen Halbstrom-Treibimpuls dem Einschreibe-Diagonalkreis 34 d zuführt. Gleichzeitig aktiviert das vierte in das Ableseregister 17 eingeschriebene Eingangsbyte über die UND-Qatter G₂₁ bis G₂₆ die Halbstrom-Treiberstufen D₂₁ bis D₂₆, die entsprechend den »1«-Bits des vierten Eingangsbytes Halbstrom-Treibimpulse den vertikalen Spaltenleitungen 1 bis 6 zuführen. Diejenigen Magnetkerne des Diagonalkreises 34 d, bei denen eine Koinzidenz zweier Halbstrom-Treibimpulse auftritt, werden in den »1 «-Zustand umgeschaltet.

Nach einer durch die Verzögerungsstufe 38 bestimmten Zeitverzögerung erzeugt eine dritte Auslese-Treiberstufe D₄₃ einen Auslese-Treibimpuls von voller Amplitude, der der diagonalen Auslese-Treibleitung 47 d zugeführt wird. Dieser Auslese-Treibimpuls bewirkt eine Rückschaltung der dem erwähnten Diagonalschaltkreis 47 d zugeordneten Magnetkerne in den »O«-Zustand. Dabei wird ein drittes

So aus acht Bits bestehendes Ausgangsbyte ausgelesen; es umfaßt die zwei vorher noch nicht ausgelesenen Bits der dritten Eingangsbytes und sämtliche sechs Bits des vierten Eingangsbytes.

Bei der nächsten Taktzeit schaltet der Taktgeber 28 die Steuervorrichtung 29 von der vierten Stufe T₄ wieder auf die erste Stufe T₁; gleichzeitig werden wieder die UND-Gatter G₂₁ bis G₂₆ und G₃₁ bis G₃₄ aktiviert, um das fünfte Eingangsbyte aus dem Ableseregister

17 in die Magnetkernmatrix 10 einzuschreiben. Für das fünfte und die weiteren Eingangsbytes, die dem Ableseregister 17 zugeführt werden, arbeitet der Byte-Umsetzer in der oben beschriebenen Weise weiter, und zwar entspricht die Operationsweise beim Einschreiben des fünften Bytes in die Magnetkernmatrix 10 dem vorherbeschriebenen Einschreiben des ersten Bytes. Die Betriebsweise für das sechste Eingangsbyte entspricht der des zweiten Eingangsbytes usw. Dabei ist zu beachten, daß die eine hohe Amplitude aufweisenden Auslese-Treibimpulse, die an die in laufender Folge erregten Kerngruppe, deren Kernanzahl jeweils der Bitanzahl in jedem Ausgangsbyte entspricht, angelegt werden, immer in derselben Richtung wirken, d. h. eine solche Polarität aufweisen, daß die betreffenden Kerne in ihren »O«-Zustand zurückgeschaltet werden. Infolgedessen befinden sich nach dem Auslesen von vier aus je sechs Bits bestehenden Eingangsbytes (denen entsprechen drei aus je acht Bits bestehende Ausgangsbytes) sämtliche Magnetkerne der Umsetzermatrix 10 in ihrem »0«- Zustand. Somit sind auch alle Magnetkerne in der Matrix 10 nach jeder Viererperioden-Eingangsoperation gelöscht, also beispielsweise vor dem Einschreiben des fünften Eingangsbytes in die Umsetzermatrix 10. Diese Viererperioden-Eingangsoperation ist in dem Zeitdiagramm der Fig. IA schematisch dargestellt. Darin erscheinen die Eingangsbytes nach gewissen Zeitabständen. Das erste aus acht Bits bestehende Ausgangsbyte wird nach einem Zeitintervall ausgelesen, das im Anschluß an das Einschreiben des zweiten Eingangsbytes folgt. Nach dem Einschreiben von vier aus sechs Bits bestehenden Eingangsbytes und nach dem Auslesen der entsprechenden drei aus acht Bits bestehenden Ausgangsbytes beginnt jeweils eine neue Arbeitsperiode mit dem Einschreiben eines ersten Eingangsbytes aus einer zweiten Gruppe von vier Eingangsbytes. Sobald das zweite Eingangsbyte der zweiten Eingangsbytegruppe in die Umsetzermatrix 10 eingeschrieben ist, erfolgt das Auslesen des ersten aus acht Bits bestehenden Ausgangsbytes der zweiten Gruppe von drei Ausgangsbytes.

In der zeichnerischen Darstellung von F i g. 1 sind die die Eingangskreise darstellenden Spaltenleitungen und die die Ausgangskreise darstellenden Zeilenleitungen als rechtwinklig zueinander angeordnete Linien dargestellt; sie bilden eine schachbrettartige Anordnung, in welcher auch die Diagonalschaltkreise 31 d bis 34 d und 45 d bis 47 d in der Form von ausgezogenen bzw. gebrochenen Linien dargestellt sind. Die in F i g. 1 dargestellte Umsetzermatrix 10 kann natürlich auch durch andere symmetrische Anordnungen dargestellt werden. Beispielsweise kann man die in F i g. 1 dargestellte Ausführungsform als die vertikale Abwicklung eines Zylinders auffassen, auf dem sich in Abständen voneinander angeordnete geometrische Kreise befinden, die den Eingangskreisen (Spaltenleitungen 1 bis 6) entsprechen und längs des Zylinders angeordnet sind. Die Ausgangskreise (Zeilenleitungen 1 bis 8) bilden dann axiale Linien auf dem Zylinder; sie sind gleichfalls durch Abstände voneinander getrennt und verlaufen parallel zur Zylinderachse. In einer solchen zylindrischen Darstellung erscheinen dann die Diagonalschaltkreise 31 d bis 34 c? als über die Oberfläche des Zylinders sich erstreckende Spiralen. Faßt man die Matrixdarstellung in F i g. 1 als horizontale Abwicklung eines Zylinders auf, so erhält man eine geometrische Anordnung von acht Kreisen, die den Zeilenleitungen 1 bis 8 entsprechen, und sechs im Abstand voneinander parallel zur Zylinderachse verlaufende Linien, die den Spaltenleitungen 1 bis 6 entsprechen. In dieser Darstellung erscheinen die durch gebrochene Linien dargestellten Diagonalschaltkreise 45 d bis 47 d als über die Zylinderoberfläche sich erstreckende Spiralen.

Die Form der geometrischen Anordnung und die tatsächliche Verdrahtung der Umsetzermatrix 10 spielt an sich für das Wesen der Erfindung keine Rolle; es kommt lediglich darauf an, daß sie in der Lage ist, die erforderliche Byte-Umsetzung durchzuführen, d. h. die Bitanzahl zwischen Eingangs- und Ausgangsbytes in vorgegebener Weise zu verändern.

F i g. 2 zeigt eine erweiterte Ausführungsform der Erfindung, wobei die Ausführungsform des Byte-Umsetzers nach F i g. 1 zugrunde gelegt wird. Die Erweiterung besteht in einer Prüfanordnung, um beim Durchlaufen der Information durch den Byte-Umsetzer eine Prüfung der übertragenen Information zu ermöglichen. Die zusätzliche Prüfanordnung umfaßt zunächst zwei Paritätsbitgeneratoren 50 und 51, von denen der zuerst genannte das Eingangsbyte-Paritätsbit und der zuletzt genannte das Ausgangsbyte-Paritätsbit erzeugt. Zu diesem Zweck ist der Paritätsbitgenerator 50 mit den Spaltenleitungen 1 bis 6 und der Paritätsbitgenerator 51 mit den Zeilenleitungen 1 bis 8 verbunden. Zum Verständnis der nachfolgenden Ausführungen genügt es, Zweck und Funktion der Paritätsbitgeneratoren an einem typischen Beispiel darzustellen; in ihrer technischen Konstruktion gehören Paritätsbitgeneratoren dem Stande der Technik an und brauchen deshalb im Detail nicht beschrieben zu werden.

Wenn ein erstes Eingangsbyte beispielsweise aus folgenden sechs Bits besteht:

011011,

so liegt eine gerade Anzahl von »0«-Bits und eine gerade Anzahl von »1«-Bits vor. In einem solchen Fall ist bekanntlich das Paritätsbit vom Wert »0«, wenn man die Parität auf die Geradzahligkeit der »1«-Bits bezieht. Nimmt man beispielsweise an, daß das nächste (zweite) Eingangsbyte aus folgenden Bits besteht:

100101,

so ist das Paritätsbit für dieses Byte eine »1«.

In der folgenden Tabelle sind für vier 6-Bit-Eingangsbytes und für daraus durch den Byte-Umsetzer gebildete drei 8-Bit-Ausgangsbytes die entsprechenden Eingangsbyte- und Ausgangsbyte-Paritätsbits dargestellt, die vom Eingangsbyte-Paritätsbitgenerator 50 bzw. vom Ausgangsbyte-Paritätsbitgenerator 51 ermittelt werden.

	6	Eingangsbytes Bit-Nr.	4	■i	2	1	E-Byte- Paritätsbits
	0	5	1	0	1	1
1. E-By te	1	1	0	1	0	1	0
2. E-Byte	1	0	0	0	0	1	1
3. E-Byte	0	1	1	0	1	0	1
4. E-Byte	0		0

709 508/137

	Α-Byte	8	7	Ausgangsbytes Bit-Nr.	6	4	3	2	1	A-Byte- Paritätsbits
	Α-Byte	0	1	6	1	1	0	1	1
1.	Α-Byte	0	0	0	1	1	0	0	1	1
2.		0	0	0	0	1	0	1	1	1
3.		1			0

11 12

gangsbyte ist eine »0«. Wenn diese Paritätsbits »0« den Zählern 52 bzw. 53 zugeführt werden, so wird dadurch der Schaltzustand dieser Zähler nicht verändert, und infolgedessen ist nach dem vierten Ein-5 gangsbyte und nach dem dritten Ausgangsbyte der Schaltzustand in beiden Zählern 52 und 53 der gleiche, nämlich »0«. Diese Schaltzustände werden nun durch den Vergleicher 54 abgetastet, da zum Zeitpunkt des Auslesens des dritten Ausgangsbytes

Die in der Tabelle verwendete Bezeichnung E-Byte io ein Steuerimpuls am Ausgang der Verzögerungsstufe bedeutet Eingangsbyte, und die Bezeichnung A-Byte 38 auftritt, der über die Leitung 55 dem Vergleicher bedeutet Ausgangsbyte. 54 zugeführt wird.

Die vom Generator 50 erzeugten Paritätsbits wer- Hätte sich nun ein Fehler ergeben, so würde ent-

den einem Zähler 52 und die vom Generator 51 er- weder der eine oder der andere Zähler 52 bzw. 53 zeugten Paritätsbits einem Zähler 53 zugeführt. Diese 15 sich nach dem Auslesen des dritten Ausgangsbytes in Zähler 52, 53 können in der Form einer einfachen einem »!«-Schaltzustand befunden haben, d.h., die binären Zählstufe ausgebildet sein, die nur zweier Schaltzustände der beiden Zähler 52, 53 wären vonstabiler Zustände »0« und »1« fähig ist und ihren einander verschieden gewesen. In einem solchen Schaltzustand grundsätzlich immer dann ändert, Fall hätte der Vergleicher 54 ein Ausgangssignal gewenn man ihr einen »1 «-Impuls zuführt, und zwar 20 liefert, das in der Anzeigevorrichtung 56 einen Fehler ohne Rücksicht auf den gerade eingenommenen zur Anzeige gebracht hätte. Man sieht also, daß Schaltzustand. Die Ausgangssignale der beiden Zäh- durch die in F i g. 2 dargestellte zusätzliche Prüler 52, 53 werden einer Vergleichsschaltung 54 zu- fungsanordnung die Arbeitsweise des Byte-Umsetgeführt, die von einem über die Leitung 55 zugeführ- zers in bezug auf die Richtigkeit der Informationsten Steuerimpuls, der vor der Auslese-Treiberstufe 25 übertragung überprüft wird und daß beim Auftreten D₄₃ abgegriffen wird, gesteuert wird. eines Fehlers dieser zur Anzeige gelangt.

Geht man von dem in der obigen Tabelle ange- In dem in F i g. 2 dargestellten Ausführungsbei-

nommenen Beispiel aus, so ist das erste vom Gene- spiel wird von der Annahme ausgegangen, daß die rator 50 erzeugte Paritätsbit eine »0«, die — wenn dem Ableseregister 17 zugeführten Eingangsbytes sie dem Zähler 52 zugeführt wird — keine Ände- 30 ausschließlich Datenbits umfassen, so daß das entrung des Schaltzustandes dieses Zählers bewirkt. Das sprechende Paritätsbit aus den Datenbits des Einerste Eingangsbyte bewirkt also keine Veränderung gangsbytes im Generator 50 erst ermittelt werden des Schaltzustandes des Zählers 52. Beim zweiten muß. Nun gibt es allerdings auch Datenverarbei-Eingangsbyte hingegen wird der Schaltzustand des tungssysteme, bei denen die Eingangsbytes bereits Zählers 52 geändert, da das Eingangsbyte-Paritätsbit 35 ein Paritätsbit mitführen. Ist dies der Fall, so kann eine »1« ist. Wie man aus der Beschreibung von man auf einen besonderen Eingangsbyte-Paritäts-F i g. 1 bereits weiß, wird nach dem Einschreiben des bitgenerator 50 verzichten, und man verbindet die zweiten Eingangsbytes in die Umsetzermatrix 10 das das Paritätsbit führende Eingangsleitung direkt mit erste Ausgangsbyte aus der Matrix ausgelesen. Dabei dem Zähler 52. Auch bei einer solchen Ausführungserzeugt der Generator 51 ein Ausgangsbyte-Paritäts- 40 form ist der Vergleicher 54 bis zum Auslesen des bit »1«. Dieses »1 «-Paritätsbit wird dem Zähler 53 dritten Ausgangsbytes unwirksam. Bei dem gemäß zugeführt, der daraufhin seinen Schaltzustand ändert. der Erfindung ausgebildeten Byte-Umsetzer wird der Der nächste Schritt ist die Erzeugung des dritten Ein- Vergleicher grundsätzlich beim Auslesen derjenigen gangsbyte-Paritätsbits durch den Generator 50, das Ausgangsbytes wirksam gemacht, die jeweils durch in dem angenommenen Beispiel eine »1« ist. Durch 45 eine solche Anzahl von dazwischenliegenden Ausdieses Paritätsbit wird der Zähler 52 wieder in sei- gangsbytes zeitlich voneinander getrennt sind, die nem Schaltzustand verändert, d. h., er nimmt jetzt gleich dem nicht gemeinsamen Faktor der Eingangsseinen ursprünglichen Schaltzustand wieder ein. byte-Bits —1 ist.
Nimmt man an, daß sich die beiden Zähler 52 und Jede Ausführungsform des erfindungsgemäßen

53 zu Beginn der Operation beide im Schaltzustand 50 Byte-Umsetzers erhält eine solche Anzahl von Ma- »0« befanden, so nimmt nach dem Einschreiben des gnetkernen, die gleich dem kleinsten gemeinsamen dritten Eingangsbytes der Zähler 52 den »O«-Schalt- Vielfachen der in den Eingangs- und Ausgangsbytes zustand und der Zähler 53 den »!«-Schaltzustand vorkommenden Bits ist. Bei einem Byte-Umsetzer, ein. Es liegt somit jetzt Ungleichheit der Zähler- der schaltungsmäßig in der aus den Figuren ersichtschaltzustände vor, jedoch spricht der Vergleicher 54 55 liehen rechtwinkligen, symmetrischen Anordnung geauf diese Ungleichheit nicht an, da über die Leitung zeichnet ist, ist immer die Anzahl der Spaltenleitun-55 kein Steuerimpuls zur Betätigung des Vergleichers gen gleich der Anzahl der Bits in den Eingangsbytes

54 zugeführt wird. Der Vergleicher 54 erzeugt erst und die Anzahl der Zeilenleitungen gleich der Andann ein Ausgangssignal, das einer Fehleranzeige- zahl der Bits in den Ausgangsbytes. Das kleinste vorrichtung 56 zugeführt wird, wenn an ihn über die 60 gemeinsame Vielfache ist das Produkt des größten Leitung 55 ein Steuerimpuls angelegt wird. gemeinsamen Faktors und der individuellen Fakto-

Beim Auslesen des zweiten Ausgangsbytes erzeugt ren, die man durch Teilung jeder der Zahlen durch der Generator 51 ein »!«-Paritätsbit. Durch dieses den größten gemeinsamen Faktor erhält. Der größte Paritätsbit wird der Zähler 53 wieder in seinem gemeinsame Faktor für die Eingangsbyte-Bitanzahl Schaltzustand verändert, d. h. in seinen Ursprung- 65 und die Ausgangsbyte-Bitanzahl wird hier als der geliehen Schaltzustand »0« zurückgeschaltet. meinsame Faktor bezeichnet, während die Quotien-

Das Paritätsbit für das vierte Eingangsbyte ist eine ten aus den vorerwähnten Divisionen als die indivi-

»0«, und auch das Paritätsbit für das dritte Aus- duellen Faktoren bezeichnet werden. Somit ist für

das in F i g. 1 und 2 dargestellte Ausführungsbeispiel eines Byte-Umsetzers der gemeinsame Faktor gleich

2, da die Eingangsbyte-Bitanzahl gleich 6 und die Ausgangsbyte-Bitanzahl gleich 8 ist. Für die Eingangsbyte-Bitanzahl ist der individuelle Faktor gleich

3, und für die Ausgangsbyte-Bitanzahl ist er gleich 4. Für das Einschreiben der Eingangsbytes in die Umsetzermatrix 10 benötigt man so viele Diagonalschaltkreise 3Id bis 34d, wie der individuelle Faktor der Ausgangsbyte-Bitanzahl angibt. Für das Auslesen der Ausgangsbytes aus der Umsetzermatrix benötigt man so viele Diagonalschaltkreise 45 d bis 47 d wie der individuelle Faktor der Eingangsbyte-Bitanzahl angibt. Die Richtigkeit der hier genannten Beziehungen wird noch durch die Beschreibung weiterer Ausführungsbeispiele der Erfindung an Hand der F i g. 3 und 4 verdeutlicht.

F i g. 3 zeigt ein Ausführungsbeispiel für einen Byte-Umsetzer, der in der Lage ist, aus fünf Bits bestehende Eingangsbytes in aus sechs Bits bestehende Ausgangsbytes umzuwandeln. In diesem Fall ist das kleinste gemeinsame Vielfache gleich 30, nämlich das Produkt aus 5 · 6. Dementsprechend sind 30 Magnetkerne an den betreffenden Schnittpunkten der fünf Spaltenleitungen und der sechs Zeilenleitungen vorgesehen. Die UND-Gatter für die Treiberstufen D₂₁ _u bis D₂₅ _a der Einschreibekreise sind als Teile des Ableseregisters 11 α dargestellt. Die eine Ringschaltung darstellende Steuervorrichtung 29 a umfaßt in dem Ausführungsbeispiel nach F i g. 3 sechs Stufen T₁ bis T₈ für die sechs diagonalen Einschreibkreise. Ihre Zahl entspricht dem individuellen Faktor 6, der gleich der Ausgangsbyte-Bitanzahl ist. Im Ausführungsbeispiel nach F i g. 3 ist der gemeinsame Faktor gleich 1. In Übereinstimmung mit den weiter oben angegebenen Relationen benötigt man fünf Auslese-Treiberstufen D₄₁ _a bis D₄₅ _a für die fünf diagonalen Auslesekreise; die benötigte Anzahl von Auslese-Treiberstufen ist gleich dem individuellen Faktor der Eingangsbyte-Bitanzahl, nämlich 5.

Die Betriebsweise des Byte-Umsetzers nach F i g. 3 entspricht der bereits ausführlich beschriebenen Betriebsweise des Byte-Umsetzers nach F i g. 1. Die 5-Bit-Eingangsbytes werden in serienmäßiger Aufeinanderfolge in das Ableseregister 11 α eingeschrieben. Die Ablesung aus diesem Register erfolgt unter der Steuerwirkung der vom Taktgeber 28 erzeugten Taktimpulse in der in dem Zeitdiagramm der Fig. 3A aufgezeigten Weise. Beim Einschreiben des ersten Eingangsbytes in die Kernmatrix 10^4 werden diejenigen Spaltenleitungen 1 bis 5 mit einem Halbstrom-Treibimpuls beaufschlagt, denen ein »1«-Bit zugeordnet ist. Gleichzeitig wird durch die Treiberstufe D₃₁ _a ein Halbstrom-Treibimpuls auf den ersten diagonalen Einschreibekreis gegeben. Beim Einschreiben des zweiten Eingangsbytes wird der zweite diagonale Einschreibekreis, der die vier Kerne in den Spalten 2 bis 5 und Zeilen 1 bis 4 und den Kern in Spalte 1, Zeile 6 umfaßt, mit einem Halbstrom-Treibimpuls beaufschlagt. Nach einem kurzen Zeitintervall, dessen Beginn durch die gebrochene Linie in F i g. 3 A dargestellt ist und dessen Ende durch die Verzögerungsstufe 36 bestimmt ist, wird der erste diagonale Treiberschaltkreis durch die Treiberstufe D₄₁ „ betätigt, um das erste 6-Bit-Ausgangsbyte aus denjenigen sechs Magnetkernen auszulesen, die den ersten diagonalen Auslesekreis bilden und die sich an den Kreuzungsstellen der Spalten 1 bis 5 und Zeilen 1 bis 5 und an der Kreuzungsstelle der Spalte 1 mit der Zeile 6 befinden. Der weitere Operationsablauf des Byte-Umsetzers nach F i g. 3 dürfte aus dem in F i g. 3 A dargestellten Zeitdiagramm ohne weiteres hervorgehen, d. h., nach dem Einschreiben des dritten Eingangsbytes erfolgt das Auslesen des zweiten Ausgangsbytes und nach dem Einschreiben des vierten bzw. fünften bzw. sechsten Eingangsbytes erfolgt dementsprechend das Auslesen des dritten bzw. vierten bzw. fünften Ausgangsbytes. Beim Auslesen des fünften Ausgangsbytes kann man einen Steuerimpuls für ein Paritätsbit-Prüfsystem, das analog dem Prüfsystem gemäß F i g. 2 zu entwerfen wäre, abzweigen, und die zusätzliche Prüfanordnung kann in Übereinstimmung mit der bereits geschilderten Funktionsweise eines solchen Prüfsystems durch Fehleranzeige die Gewißheit verschaffen, ob der Byte-Umsetzer fehlerfrei gearbeitet hat oder nicht.

Die F i g. 1 bis 3 zeigen Ausführungsbeispiele der Erfindung für die Umwandlung von Eingangsbytes mit einer geringeren Bitanzahl in Ausgangsbytes mit einer höheren Bitanzahl. Das Ausführungsbeispiel nach F i g. 4 betrifft demgegenüber einen Umsetzer für die Umwandlung von Eingangsbytes mit einer größeren Bitanzahl in Ausgangsbytes mit einer geringeren Bitanzahl, und zwar sind in F i g. 4 8-Bit-Eingangsbytes und 6-Bit-Ausgangsbytes vorgesehen. Die Umsetzermatrix 10 B umfaßt ebenso wie das Ausführungsbeispiel nach F i g. 1 nur 24 Magnetkerne, da das kleinste gemeinsame Vielfache von 8 und 6 wiederum 24 ist. Im Vergleich zum Ausführungsbeispiel nach F i g. 1 sind im Ausführungsbeispiel nach F i g. 4 die individuellen Faktoren gerade umgekehrt. Dementsprechend benötigt man nur drei Diagonalschaltkreise mit den Halbstrom-Treiberstufen D₃₁ bis D₃₃ zum Einschreiben der Bits eines Eingangsbytes in die Matrix. In der Steuervorrichtung 29 b kommt man demzufolge mit drei Stufen T₁ bis T₃ aus. Für das Auslesen sind vier Diagonalschaltkreise vorhanden. Zur Vereinfachung der Darstellung sind die zum Auslesen benötigten Treiberstufen in einen Kasten D zusammengefaßt dargestellt. Wie aus dem Zeitdiagramm nach F i g. 4 A hervorgeht, kann ein Ausgangsbyte aus der Matrix 10 B bereits nach dem Einschreiben des ersten Eingangsbytes entnommen werden. Das aus acht Bits bestehende Eingangsbyte wird den acht Spaltenleitungen zugeführt. Die zum Einschreiben über diese Leitungen benötigten UND-Gatter und Treiberstufen sind zusammen mit dem Ableseregister in dem rechteckigen Block lic untergebracht. Gleichzeitig mit der Eingabe des ersten Eingangsbytes über die acht Spaltenleitungen in die Matrix 10 B wird von der Treiberstufe D₃₁ ein Halbstrom-Treibimpuls auf die acht in dem zugeordneten Diagonalschaltkreis enthaltenen Magnetkerne gegeben. Gleichzeitig wird ein Impuls der Verzögerungsstufe 36 zugeführt, der nach einem festgelegten Verzögerungsintervall eine Vollstrom-Treiberstufe in dem Kasten D erregt, die einen Vollstrom-Treibimpuls in den ersten diagonalen Ausleseschaltkreis D₄₁ _d liefert. Die von diesem Vollstrom-Treibimpuls beaufschlagten sechs Magnetkerne werden dadurch zum Auslesen der in ihnen gespeicherten Information veranlaßt, und entsprechende Bitimpulse werden in die sechs Zeilenleitungen induziert, die damit das erste Ausgangsbyte über die in die Leitungen eingeschalteten Leseverstärker den sechs Ausgangsklemmen des Byte-Umsetzers zuführen.

Das Einschreiben des zweiten Eingangsbytes in die Matrix 10 B erfolgt mit Hilfe der Halbstrom-Treiberstufe D₃₂. Gleichzeitig gelangt ein Steuerimpuls in die Verzögerungsstufe 37, der nach dem vorbestimmten Verzögerungsintervall im Kasten D eine Treiberstufe aktiviert, die einen Vollstrom-Treibimpuls dem diagonalen Ausleseschaltkreis D₄₂ _d zuführt. Dieser Vollstrom-Treibimpuls bewirkt das Auslesen des zweiten Ausgangsbytes. Beim Einschreiben des dritten Eingangsbytes in die Matrix 10 B werden Steuerimpulse an zwei Verzögerungsstufen 38 α und 38 b angelegt, die eine verschiedene Verzögerungszeit haben. Nach Ablauf der kürzeren Verzögerungszeit wird der dritte diagonale Ausleseschaltkreis D₄₃ _d zwecks Auslesens des dritten Ausgangsbytes aktiviert. Eine gewisse Zeit später, nach Ablauf der längeren Verzögerungszeit, wird der vierte diagonale Ausleseschaltkreis D₄₄ _d zwecks Auslesens des vierten Ausgangsbytes aktiviert. Die zeitliche Aufeinanderfolge des Einschreibens der Eingangsbytes und des Auslesens der Ausgangsbytes und die entsprechende Verschachtelung der Einschreibe- und Ausleseoperation ist in dem Zeitdiagramm von F i g. 4 A deutlich erkennbar.

Aus der bisherigen Beschreibung ergibt sich, daß der Byte-Umsetzer gemäß der Erfindung eine große Mannigfaltigkeit von Ausführungsformen erlaubt. Es wurde gezeigt, daß er zur Umsetzung von Eingangsbytes mit einer beliebigen Anzahl von Bits in Ausgangsbytes mit einer beliebigen Anzahl von Bits verwendet werden kann. Ferner ist es möglich, bei jeder Ausführungsvariante der Erfindung die nur einmal in Verbindung mit F i g. 2 beschriebene Prüfanordnung in den Byte-Umsetzer einzufügen, um eine Prüfung der durch den Byte-Umsetzer hindurchgeschleusten Information zu ermöglichen.

Claims

Patentansprüche:

1. Byte-Umsetzer mit einer Magnetkernmatrix, bei der die Anzahl der einen Koordinatenleitungen (z. B. Spalten) gleich ist mit der Bitanzahl der Eingangsbytes und die Anzahl der anderen Koordinatenleitungen (z. B. Zeilen) gleich ist mit der Bitanzahl der Ausgangsbytes und bei der die die Bytes bildenden Bits in die Matrixdiagonalen parallel eingeschrieben und aus den Matrixdiagonalen parallel ausgelesen werden, dadurch gekennzeichnet, daß eine mit dem kleinsten gemeinsamen Vielfachen der Eingangsbyte-Bitanzahl und der Ausgangsbyte-Bitanzahl übereinstimmende Anzahl an Zeilen- und Spalten-Überkreuzungsstellen angeordneter Magnetkerne vorgesehen ist und eine mit dem individuellen Faktor der Ausgangsbyte-Bitanzahl übereinstimmende Anzahl zyklisch arbeitender, je eine jeweils einem Eingangsbyte diagonal zugeordnete Kerngruppe mit Halbschreibströmen versorgender Steuerstufen erster Art (T₁, G₃₁, D₃₁; T₂, G₃,, ^Ö32i ^TV ^G33> ^DSV ^TV ^G34' ^Dzd ^{SOwie eine mit} dem individuellen Faktor der Eingangsbyte-Bitanzahl übereinstimmende Anzahl zyklisch arbeitender, je eine jeweils einem Ausgangsbyte diagonal zugeordnete Kerngruppe mit Leseströmen versorgender Steuerstufen zweiter Art (D₄₁, D₄₂, D₄₃) derart vorgesehen sind, daß die Steuerstufen zweiter Art phasenverzögert von Steuerstufen der ersten Art (T₂, G₃₂; T₃, G₃₃; T_p G₃₄) gesteuert werden und daß nach jedem Einschreiben eines Eingangsbytes das Auslesen so vieler Ausgangsbytes erfolgt, wie sich aus der Anzahl der von den eingeschriebenen Bytes jeweils noch nicht ausgelassenen Bits bilden lassen (F i g. 1A, 3 A, 4A).

2. Byte-Umsetzer nach Anspruch 1, dadurch gekennzeichnet, daß von den Eingangs- und Ausgangsbytes gesteuerte Paritätsprüfstufen (50, 51, 52, 53) und eine Vergleichsschaltung (54, 55) derart vorgesehen sind, daß jeweils nach dem Auslesen einer mit dem individuellen Faktor der Eingangsbyte-Bitanzahl übereinstimmende Anzahl von Ausgangsbytes die Vergleichsschaltung das Prüfresultat anzeigt (56).

Hierzu 2 Blatt Zeichnungen