JPS60169893A - ビツトパタ−ン変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野と従来技術 本発明は、ドツトイメージデータにおけるピッ１〜パタ
ーン変換装置に関する。

コンピュータに接続される端末には、ドツトイメージデ
ータを縦方向に処理するものや横方向に処理するものが
ある。例えば、ドツトプリンタにおいて、ラインプリン
タにおいてはドラ１へイメージデータを横方向に処理し
ていくが、シリアルプリンタにおいては縦方向に処理し
ていく。そのため、プリンタのハンマに出り出ノｊは、
ラインプリンタであれば横方向に、シリアルプリンタで
あれば縦方向でなければならない。しかし、ホストコン
ピュータから送られてくるデータがラインプリンタ用の
データで使用するプリンタがシリアルプリンタである場
合やまたはその逆であるどきなど、データの出ツノ順を
変え（端末に合致した順で出力する必要がある。また、
ギＶラクタジネレータやＣＲＴディスプレイ装置等にお
い（も同様なことが言え、キ１ｙラクタジネレータが横
方向にデータを出し、それを縦方向のデ゛−夕を受Ｃ〕
−Ｃ表示ＪるＣＲ丁ディスプレイ装置やシリアルプリン
タで出力する揚台には横り向で受ｔノたデータを縦方向
に変換する必要が出−Ｃくる。

また、送られてくるデータが最上位の数字〈以下ＭＳＢ
という）から送られてきてプリンタ等の端末が処理する
場合は、最下位の数字（以下ＩｓＢという）から読込み
処理するような場合やまたはその逆のような場合、ＭＳ
Ｂ、ＬＳＢ相互の変換を行う必要がある。

さらには、例えば印字出力を２倍に拡大したい場合や、
８ビツトで送られてきたイメージデータを６ビツトで処
理りる端で処理したいＪ：う４Ｔ揚含など、送られてく
るビットパターンを端末が処理Ｊるに必要なパターンに
変換してやる必要がある。

そこで、従来は、このような縦、横相互の変換や、ＭＳ
Ｂ、ＬＳＢの変換、２倍への拡大、８ピツ］〜から６ビ
ツトへのビットパターン変換等はブｌグラムによって行
なわれていたが、これら′を換処理に時間を要し、印字
や表示等が遅くなるという欠点があった。

発明の目的 本発明の目的は、ドツトイメージデータにＪ３けるビッ
トパターンを変換することのできるヒツトパターン変換
装動を提供することにある。

さらに、本発明の目的は、入力されるドツトイメージデ
ータをＭｉＺｊ向から横り向またはその逆のビットパタ
ーンに変換することのできるピッ１〜パターン変換装同
を提供りることにある。

発明の構成 本発明は、１ノアドレスがｎヒツトで構成されたアドレ
スを１１個有寸る記憶手段と、ｎビットのデータを上記
記憶手段に記１０さけるための上記アドレスを指令する
書込アドレス指令手段と、上記記憶手段からデータを読
出りためにアドレスを指令覆る続出アドレス指令手段と
、上記続出アドレス指令手段から出されたアドレスに対
し、上記記憶手段の各アドレスの同一ビットを読出し、
］１ビットのデータとするデータ読出手段とを有し、入
力されるデータのビットパターンを縦横変換することを
特徴とするピッ１〜パターン変換装置である。

発明の概要 本発明のピッ１〜パターン変換装置Ｎの機能について概
説づると、 まず、ピッ］〜パターンの縦横変換につい−Ｃ１第１図
の縦横変換説明図を参照しながら説明する。

この図では、８ビツトからなるデータがｂ００〜ｂ７７
のビットで構成づるメモリに書かれるどきは、例えば、
０列を選択してｂｏｏ、ｂｏｉ、ｂｏ２・・・・・・ｂ
ｏｌと書込まれ、各列毎にデータが書込まれる。すなわ
ち、第１図矢印へ方向にデータが書込まれる。

そして、縦横行う場合には、第１図矢印Ｂ方向に読込ま
れることとなる。すなわち、読出すどきは、例えば０行
を選択して同σ、ｂｌｏ、ｂ２０．・・・・・・ｂｌｏ
を読出すことによってビットパターンを縦横変換して読
出すようにするものである。

また、ＭＳＢとＬＳＢの変換については、第２図（イ）
に示すように、データが書かれるときは、ＭＳＯのデー
タｄ７をビットｂ７に、ＬＳＢのデータｄＯをビットｂ
Ｏに書込み、読出すときは第２図（ロ）に示ずようにピ
ッ１〜ｂＯからデータｄ７を、ピッ］〜ｂ１からはデー
タｄ１を読出ずようにして、ＭＳＢと［ＳＢの変換を行
うものである。

また、ビットパターンを２倍に拡大するときは、第３図
（イ）に示すように、１ビツトに１つのデータｄＯ〜ｄ
１をそれぞれ書込み、読出すときは第３図（ロ）に示り
゛ように、１つのデータを２ピツ１〜で読出ずようにし
ている。このようにすることににっ−Ｃ１送られてぎた
データから２倍に拡大した文字等を印字できるようにし
たものである。

さらに、８ピツ１〜パターンで送られてきたデータを６
ビツトパターンに変換する方式は、第４図（イ）に示す
ように、８ビツトのデータｄＯ〜ｄ１及びｄ８〜ｄ１５
．　ｄ１６〜ｄ２３をそれぞれ１行に書込／υだものを
読出す−ときは、１行に６ごットデータだけ読み、残り
のビットは「１」にヒツトするものである。ずなわち、
データｄＯ〜ｄ５を１行に、次の行ではｄ６〜ｄ１１を
読み、第４図（ロ）に示すように読出１ものである。

実施例 上）ホしたような機能を行う本発明のピッ１−パターン
変換装置の一実施例について述べる。

まず、第５図に示１本発明のピッ１〜パターン変換装置
の使用例について述べる。

第５図において、２はホスト］ンビユータ側を示し、１
は端末機側を示しており、３及び１２はそれぞれ中央処
理装置（以下ＣＰＵという）で、４は端末機の制御プロ
グラムを記憶するメモリ、５はバッフ７メモリで、ポス
トコンピュータ側２から入出力インターフェース１３及
び８を介して送られてきたデータを記憶覆るものである
。６は本発明のピッ１〜パターン変換装置である。７は
キャラクタシネレータ、９はＣＲＴ表示装置、１０はプ
リンタである。なお、１１．１４はバスである。

上述したような構成において、従来は、本発明のピッ１
−パターン変換装置を右さず、ホスト］ンビユータ側２
から送られてくるデータが縦方向のデータであった場合
で、プリンタ１０がラインプリンタＣ・あった詩などは
メモリ４に記憶された制■）プログラムによって縦横変
換を行ってプリンタ１０に出ツノを出し、印字さける動
作を行っていたが、本発明では、単に制御プログラムか
ら縦横変換の指令を出し−Ｃヒツトパターン変換装買６
を介してプリンタ１０に出力を出すようにしたもので、
ピッ１〜パターン変換４１　ｌｌ１６は、ＣＰＵ３から
指令が出ると自動的にビットパターンを第１図で承りよ
うに変換してプリンタへ出ノｊするようになっているも
のである。また、ＣＲＩディスプレイで表示する場合も
、必要とあれば、このピッ１−パターン変換装置６でピ
ッ１−パターンの変換を行うｂのである。さらに、キャ
ラクタシネレータで出される出力と、プリンタ１０の人
ツノパターンが異なる場合においても、このビットパタ
ーン変換装置６によっ−ＣＣピッへパターン変換を行う
ようにりるものである。

次に、第６図に、１．記ピッ１〜パターン変換装買６の
ブロック図を承り。ＤＥＭはデフ−夕−しジュール、Ｌ
　Ａ　Ｍはラッチモジュール、ΔＮＭ１．八ＮＭ２へ−
ｊ′ンドヒジュール、０１マＭはＡ／７Ｕ：ジュール、
Ｓ　［Ｍはレレ９１〜しジュール、１）１では１〜ライ
八である。ΔＯ〜へ３はアドレス信号、σ３はヂップレ
レク１〜信＞３％Ｗはライ１ル伯号、０［はアウトプッ
トイネーブル信号、Ｒｅはリセット・信号を示し、それ
ぞれの入力端子に接続されている。

；した、Ｄｏ〜Ｄ７はデータバスである。デコーダモジ
ュールＩ）、ＥＭはＣＰ　Ｕ　３から出されるアドレス
信ＱＡＯ〜Ａ３．チップセレクト信号Ｏ８，ライ１ル信
号Ｗ、ノアつＩ〜プツトイネーブル信号ＯＥを入力とし
て、ラッチモジュールＬＡＭにデータバスＤＯ−Ｄ７か
らのデータを該ラッチモジュールＬＡＭに書込むアドレ
スを指令するセレク１−ライト信号Ｓ　Ｗ　１’　Ｏ〜
Ｓ　Ｗ　１−８　Ａ５、アンドモジ−Ｌ−ル△ＮＭ１．
ＡＮＭ２にラッチモジュールしＡＭから読出リアドレス
を指令ツるセレクｌ−リート信号５ＲＤＯ−８ＲＤ７，
５ＲＩ）８〜Ｓ　ＲＩ）　Ｅ及びデータバスＤｏ、−１
）７ヘデ゛−夕を出力Ｊるが、該データバスＤ　Ｏ〜Ｄ
７からデータを入力するかを指令するためのデータアウ
トプットイネーブル信号ＤＯＥを出ノＪｌるものである
。アンドモジュールＡＮＭＩはラッチモジュールＬ−Ａ
Ｍからの読出しデータＤＸｎｎを第１図で示すような縦
横方向にするためのアンドモジュールで、アンドモジュ
ールＡＮＭ２は同様に２倍拡大や８ヒツトから６ビツ１
へ変換を行うアンドモジュール、ＡアモジュールＯＲＭ
は、アンドモジュールＡＮＭ１．ＡＮＭ２の出力をＡア
するもので、レレク１へしジュールはＭＳＢ／ＬＳＢ変
換を行うものひある。

次に、に述したデニ］−ダ゛しジコールＤ１三Ｍ　（７
）　１＋１成を第７図及び第８図で説明覆る。

ｍ　７　図ニｄ３　イ１、ＤＥｌ、１）Ｅ２はデコーダ
で、ＣＩ）　Ｕ　３からのアドレス信ＱＡＯ〜Ａ３を受
けて、ラッチモジュールＬＡＭにデータを書込む、また
は読出すためのラッチアドレス信号５ＥＬＯ／５ＥＬＥ
を作り出７１！！ｊ存のデコーダである。Ｇ５Ａ１、Ｇ
ＳΔ２は、上記アドレス信号５ＥＬＯへ・Ｓ１ミＬＥを
受りＣセレクトライ１〜信号５ＷＴＯ’−８Ｗ　Ｔ’　
８　、セレクトリード信号５ＲＤＯ−８ＲＤＥを作るグ
ー１−　’ＥジュールＣ１第８図に示り−ようなグー１
−ｔ？グメン１へが−てれぞれ８個（ＳＡＯ−８，Ａ７
及びＳＡ８〜５Ａｌ＝）設４ノである。■はインバータ
、Ｇ１−Ｇ３はアンドグー１〜で、Ｗ　ＴはライＩ・信
号Ｗをインバートした信号で、７なわち書込み命令信号
である。そこで今、ＣＰＵ３からアドレス信号ｒＡｏ、
Ａ１．Ａ２．Ａ３Ｊがｒｏ、ｏ。

０．０」であると、デコーダＤＥ１のラッチアドレス信
号５ＥＬＯがｒＯＪとなり、他のラッチアドレス信号５
ＥＬＩ〜５ＥＬＥは「１」が出力される。そうすると、
グー１−モジュールＧＳΔ１のゲートセグメントＳＡ、
Ｏでは、上記ラッチアドレス信号５）ＬＯをインバータ
Ｉでインバー１−シているからセレクトライト信号ＳＲ
ＤはｒＩＪとなり、他のセレクトリード信号Ｓ　ＲＤ　
１〜Ｓ　ＲＤ　Ｅはラッチアドレス信号５ＥＬＩ〜Ｓ［
：ＬＥが「１」Ｃあるため「０」となり、その出力がア
ンドモジュールΔＮＭＩ、ＡＮＭ２に出され、ラッチモ
ジュールＬＡＭのアドレス０が選択され読み出されるこ
ととなる。ま／ｊＳｌ込み命令信号ＷＴが出力されてい
れば、ヒレクトライト信号５ＷＴＯのみが「１」となり
、ラッチモジュールＬ、　Ａ　ＭのアドレスＯにデータ
が書込まれることとなる。同様に、ＣＰ　ｔＪ　３　カ
ら（７）　７’ドＬ／ス信号ＡＯ，Ａ１．Ａ２゜Ａ３が
０．０．０．１であれば、ラッチアドレス信号５ＥＬ８
のみがｒＯＪとなり、セレク１−リード信号５ＲＤ８．
セレクトライト信号Ｓ　Ｗ　−ｒ　８（書込み命令信号
ＷＴがあるときのみ）のみが出力され、ラッチモジュー
ルＬＡＭのアドレス８が選択されることとなる。以下同
様で、４ビツトのアドレス信号ＡＯ，Ａ１．Ａ２．Ａ３
で１５のラッチアドレス信号５ＥＬＱ−３ＥＬＦを出力
することができるが、本実施例では、最後のラッチアド
レス信号５ＥＬＦは使用していない。また、ゲートモジ
ュールＧ５Ａ２のゲートセグメントＳＡ９〜ＳＡＥから
のセレクトライト信号Ｓ　Ｗ　Ｔ　９〜５ＷＴＥは利用
されていない。

なお、チップセレクト信号σ百及びライトイネーブル信
号ＯＦが「０」でライ１−信号Ｗが「１」のとき、デー
タアウトプット信号ＤＥＯは出力されるようになっＣい
るる 次に、ラッチモジュールＬＡＭについＣ１第９図、第１
０図を参照しながら説明り−る。

ラッチモジュールＬＡＭは、第１０図に示ＪラッチＬＡ
ＳＯ〜ＬΔＳ７の８つのラッチと１つのコントロール用
ラッチＣ０−ｔ−からなっており（なＡ３、コン１〜ロ
ール用ラツヂは１じ゛ットのみ使用している）、各ラッ
チＬ　Ａ　Ｓ　Ｏ〜しＡＳ７にはデータ入力信号ＤＩＯ
−ＤＩ７が第１０図に承りように入力されており、各ラ
ッチの端子Ｇにはセレクトライト信号５ＷＴＯ−８Ｗ丁
７が各々入ノｊされている。第１０図に示１例は、ラッ
チＬＡＳＯの例を示しており、このラッチＬＡＳＯの端
子ＧにはラッチアドレスＯのセレクトライト信号５ＷＴ
Ｏが入力されている。すなわち、上記デコーダモジュー
ルＤＥＭでラッチアドレス０のセレクトライト信号５Ｗ
ＴＯが出力されると、ラッチモジュールしＡＭのラッチ
ＬＡＳＯが選択され、該ラッチＬＡＳＯにデータＤｏ−
Ｄ７が入力され記憶されることとなる。同様に、上記デ
コーダモジュール１〕ＦＭからラッチアドレス１のレレ
ク１〜ライ１〜信号ＳＷ’ＴＩが出されるとラッチＬＡ
Ｓ’ｌに、セレクトライ１−信号５ＷＴ２が出されると
ラッチ］−ＡＳ２に各々データＤ、０−Ｄ７が記憶され
ることとなる。以下同様である。

次に、アンドモジュールＡＮＭ１について、第１１図、
第１２図を参照しながら説明４る。

アンドモジュールＡＮＭＩは、第１２図に示すように、
８個のナンドゲ−１−Ｇ　／ｌ　Ｆ構成されるゲート・
回路ΔＮＳＯ〜ΔＮＳ７が８個で構成されている（第１
２図はグーｌ−回路ΔＮＳＯの例を示している）。ゲー
ト回路ＡＮＳＯの各ナントゲートＧ４の一方の端子にＩ
Ｊ読出しノｌドレス（ｚ＋＋のレレクトリード信号５Ｒ
ＤＯが、ゲート回路ＡＮＳ１の各ナンドゲ−１〜Ｇ４の
一方の端子には読出しアドレス１のゼレクトリード信＊
　ｓ　ｔ＜　１）　１が・・・・・・・・・ゲート回路
ＡＮＳ７の各ナントゲートＧ４の−ｈの端子には胱出し
アドレス７のセレクトリード信＠５ＲＤ７がそれぞれ人
力されている（第１１図。

第１２図参照）。

また、グー１〜回路ΔＮ　Ｓ　Ｏの各ナンドゲ−１−０
４の他方の端子にはラッチモジュールしＡＭの各ラッチ
ＬΔＳＯ〜ＬＡＳ７に記憶されたＯビットの信号、ＤＸ
ＯＯ，ＤＸｌ　０．１）Ｘ２０・・・−・・−＝ＤＸ７
０が入力されている（なお、ＤＸαβはラッチモジュー
ルＬＡＭの出力Ｃラッチα（α−ＬＡＳｏ−ＬＡＳ７）
のβビット目（β−〇〜７）の出力を愈味する）。同様
に、グー１−回へ八ＮＳＩのナントゲートＧ４の他方の
端子には、ラッチモジュールしＡＭの各ラッチＬΔＳＯ
〜Ｌ、　Ａ　Ｓ　７に記１Ｑされた１ビツト目の信号Ｄ
ＸＯ１，１）Ｘ１１゜ＤＸ２１・・・・・・・・・ＤＸ
７１が入力されている。また同様に、ゲート回路ΔＮＳ
７には７ビツト［１の信号１）ＸＯ７，１）Ｘｌ　７．
ＤＸ２７・・・・・・・・・ｌ）　Ｘ　７７が人ツノさ
れるようになっている。そのため、ヒレクトリード信ｇ
　Ｓ　Ｒｏ”ｏが入力されると、ラッチモジュールの各
ラッチＬΔ８Ｏ−ＬＡＳ７のＯビットに記憶された情報
がアンドモジュールΔＮＤ１から出力（ＤＹＯＯ〜ＤＹ
７０）され、セレクトリード信８ＳＲＤ１が出されれば
、各ラッチの１ピツ１〜に記憶されたデータが出力（Ｄ
ＹＯＩ〜１）　Ｙ　７１　）され、以下同様である。な
お、アンドモジュール八ＮＭ１の出力信号ＤＹαβにお
いて、αは上）ホしたにうに、何番目のラッチから読出
したのか示し、かつ、出力信号としては何ビット目かを
示す。また、βはセレクトリード信号５８ＤＯ・〜５Ｒ
Ｄ７によるアドレスを示すと共に各ラッチのＬＡＳＯ〜
ＬＡＳ７の伺ビット目かを示している。

これらの関係を第１図及び第９図へ・第１２図を参照し
ながら説明すると、Ｏのセレクトライト信−号Ｓ　Ｗ　
Ｔ　Ｏがラップモジュールｌ−Ａ　Ｍに入力されて、第
１図ｂｏｏ、ｂｏｉ・・・・・・ｂ０７のデータがデー
タ人力信号ＤＩＯ〜ＤＩ７としてラップ−しジュールＬ
　、Ａ　Ｍに入力されると、該データ　ｂｏｏ、ｂｏｌ
・・・・・・ｂ０７はラッチＬＡＳＯに記憶されること
となる。

また、１のけレフトライト信号５ＷＴ１をラッチモジュ
ールに入力し、第１図のデータ　ｂｌｏ、〜ｂ１７をデ
ータ入力信号ＤＩＯ〜０１７としてラッチモジコールＬ
ＡＭに入力されると、該データ　ｂｌｏ。

ｂｌｌ・・・・・・ｂ１７はラッチＬＡＳ１に記憶され
ることとなる。以下、同様にして、第１図の０列のデー
タはラッチＬＡＳＯに、１列のデータはラッチしＡＳＩ
に、２列のデータはラッチｌ−Ａ　Ｓ　２・・・・・・
・・・１列のデータはラッチＬ　Ａ　Ｓ　７にそれぞれ
記憶されることとなる。そして、レレク］ヘリード信号
５ＲＤＯ〜５ＲＤ７の信号によりアンドモジュールＡＮ
ＤＩで該データを読出りときは、０のヒレクトリート信
号Ｓ　ＲＤ　Ｏで各ラッチＬＡＳＯ−’ＬＡＳ　７　（
７）　０　ヒツトの信号、Ｄ、ＸＯＯ，ＤＸｌ　０・・
・−・ＤＸ７０、ずなわち、１１図のｔｌｏｏ、ｂｌＯ
，ｂ３０・・・・・・ｂ７０を読出ずこととなる。同様
に、１のセレク１−リード信号ＳＲＤ、１が入力される
と、第１図にお【Ｊる１行目のビットｂ０１．　Ｉ）１
１．　ｂ２１・・・・・・ｂ７１の信号を読出すことと
なる。Ｊなわち、セレクトリード信号Ｓ　Ｗ　Ｔ　Ｏ〜
５ＷＴ７で８ビットのデータ（Ｄ１０〜Ｄ１７）を第１
図のＯ〜７の各列毎にラッチモジュールＬＡＭを書込ん
でい（が、続出ずときは、第１図の各行毎にデータを読
出すこととなる。その結果、アンドモジュールＡＮＭ１
から出される出力信号り、ＹＯＯ〜ＤＹ７０．ＤＹＯ１
〜ＤＹ７１・・・・・・ＤＹＯ７〜ＤＹ７７は、発明の
概説で述べた縦横変換したデータとなっている。

次に、）７ンドモジユ一ルΔＮＭ２について説明りる。

アンドモジュールＡＮＭ２の構成は、第１３図に示すよ
うになっている。ラッチモジュールＬＡＭのラッチＬ　
Ａ　Ｓ　ＯのＯピッ１−から７ビツトまでの出力Ｄ×０
０〜Ｄ×０７がナントゲートＧ５−０〜Ｇ　５−７の各
々の一方の端子へ入力され、各ナンドグ−１〜Ｇ５−０
〜Ｇ５−７の他方の端子には８のレレク１へリード信号
Ｓ　Ｒｌ）　８が入力されている。すなわち、８のセレ
クトリード信号５ＲＤ８が人力されると、ラッチモジュ
ールＬＡＭのラッチＬＡＳＯの０から７ビツ１〜目に記
憶されたデータがＤＹＯ８〜ＤＹ７８として出力される
。すなわち、この場合は何等ピッ１へ変換されず、出力
されることとなる。

次に、ナンドグーｈ　Ｇ　６−０〜Ｇ６７の一方の端子
には９のヒレク１〜リード（３Ｕ　Ｓ　ＲＤ　９　、ナ
ントゲートＧ７−０〜Ｇ７−７の一方の端子にはΔのセ
レクトリード信ｆ３Ｓ　ＲＤΔが入力され、該ナンドグ
ーｈ　Ｇ　６−０〜ＧＧ−７，Ｏ７−０−Ｃ７−７の他
方の入力端子には、ラッチ−しジュールＬ−Ａ　Ｍのラ
ッチ１−△Ｓ　Ｏｑ）　０へ・７のビット出力ＤＸ００
〜Ｄ　Ｘ　Ｏ７が人力されているが、この場合、Ｏビッ
ト目の出力Ｄ　Ｘ　００はナンドグーｌ−Ｇ　６−０．
０６−１に、１ヒッ１−目の出力ＤＸＯ１はナンドグ−
１〜Ｇ６−２．Ｇ６−３に、同様に、７ビツ１〜目の出
力ＤＯ７の出力はチン１ヘゲ−１−Ｇ　７−６、Ｇ’１
７に入力されている。そのため、ラッチＬＡＳＯの各ピ
ッｌ−Ｄ’　Ｘ　００〜ＤＸＯ７に記憶されたデータを
第３図（イ）のように、ｄｏ、　ｄｌ。

Ｉ２・・・・・・Ｉ７とするど、ナンドグ−１−Ｇ　６
−０〜Ｇ６−７、Ｃ７−０〜Ｇ７−７の出力ＹＯ９〜Ｙ
７９゜ＹＯΔ〜Ｙ７Ａは第３図（ロ）で示づように、ｄ
Ｏ。

ｄＯ，ｄｌ、　ｄｌ、　Ｉ２．　Ｉ２・・・・・・Ｉ７
．　Ｉ７となり、２　（ｇに拡大され／ｊこととなる。

また、ナンドグーｈ　Ｇ　８−０〜Ｇ３−７の一方の端
子には、［３のレレク１へリード信号Ｓ　ＲＤ　Ｂが入
力され、ナンドグー１−０８−０〜Ｇ３−５の他方の端
子には、ラッチＬ、　ＳΔＯの出力１）　Ｘ　ＯＯ〜Ｄ
ＸＯ５が各々入力され、ナントゲートＧ３−６゜（’ｉ
８’７の他力の端子には「１」の信号が入力されている
。）−ンドグートＧ９−０〜Ｇ９−７の一方の端子には
Ｃのレレク１−リード信号Ｓ　ＲＤ　Ｃ１伯方の端子に
はラッチモジュールＬ　Ａ　Ｍの出力ＤＸＯ６，［）Ｘ
Ｏ７，ＤＸＩ　Ｏ，Ｉ）ＸＩ　′１．　１）ＸＩ２、Ｄ
ＸＩ３が各々ナントゲートＧ９−０−Ｇ９−５に入力さ
れ、ナンドグーｈＧ９−６．Ｇ９−７には［”１Ｊの信
号が入力されている。以１；、同様に、ナンドグ−１−
Ｇ　１０　’　０〜Ｇ　１０−、７には一方の端子にＤ
の廿しクｉ−リード信号Ｓ　ＲＤ　ｌ）と他ノｊの端子
にラッヂヒジコールＬへＭの出力１）　Ｘ１４〜ＤＸ１
７．Ｄ’Ｘ２！Ｏ，ＤＸ２１と１゛１」の信号が、ナン
ドグーｈ　Ｇ　ｉ　１−０〜Ｇ’ｌ１７には一方の端子
にＦのセレクトリード信号５ＲＤＥど他方の端子にラッ
チしジュールＬＡＭの出力ＤＸ２３〜ＤＸ２７と［１１
の信号が人力されている。１ そのため、今、ラッチ１−ΔＳＯの０ビツトから７ビツ
ト・目に第４図（イ）で示１ように、データｄＯ〜ｄｌ
が記憶され、ラッチ［ΔＳ１にｄ８〜ｄ１５が、ＬΔＳ
２にｄｌｔ３〜ｄ２３が記憶されていて、セレクトリー
ド（ｇ号５ＲＤＢ、５ＲＤＣ，５ＲＩ）Ｄ、５ＲＤＥが
出力されると、アンドモジュールＡＮＭ２の出力Ｄ　Ｙ
　ＯＢ〜ＤＹ７Ｆ３には、第４図（ロ）で示１Ｊ：うな
ｄＯ，旧、　＋１２．　Ｉ３．　Ｉ４．　Ｉ５．１．１
の出力が出され、同様に、ＤＹＯＣ−ＤＹ７Ｃにはｄ６
〜ｄ１１及び１，１が出力され、以上同様に、出ツノ１
〕ＹＯＢ−ＤＹＯＥによって第４図（ロ）で示すＪ：う
な出力を出りことどなる。これによって、８ビ迦 ッｌへから６ビツ（−への変換を行うものである。

次に、オアモジュールｏ　ｒ＜　ｖについ″Ｃ説明りる
。

第１４図にＡアモジュールＯＲＭの構成を示しＣいるが
、ＡアモジュールＯＲＭは、第１５図に示づようなオア
回路ＯＲＯ〜ＯＲ７の８個で構成されており、Ａア回路
ＯＲＯには各アドレスＯ〜Ｆで指示されたときのＯビッ
ト目のデータを出力（＋’）ＺＯ）Ｌ、Ａア回回路　Ｒ
１は各アドレスＯ〜Ｅで指示された１ビツト目のデータ
を出力（ＤＺｌ）し、以下同様に、オア回路ＯＲ７は各
アドレス０〜Ｆで指定された７ビツト目のデータを出力
（ＤＺ７）するようになっている。

次に、セレクトモジュールＳＥＭについて説明する。

第１６図にセレクトモジュールの構成を承りが、Ｇ　１
２−〇−Ｇ’ｌ　２−１５はナンド回路、Ｇ１３−〇〜
Ｇ１３−７はノア回路、Ｉはインバータである。プント
回路Ｇ′＋２−０．Ｇｌ　２−２．Ｇ１２−４．Ｇ１２
−６．Ｇｌ　２−８．Ｇｌ　２−１０゜Ｇｌ　２−１２
．Ｇｌ　２−１　／ｌには、ラッチモジュールＬＡＭの
コントロール用ラッチＣＯＴからの出力ＤＸ８０をイン
バート（１）した出力を入力としている。

ヱーして、これらのナントゲートの他方の端子にはＡア
モジュールＯＲＭの出力Ｄ７０へ−１）Ｚ７がそれぞれ
入力されＣいる。ずなわら、ノーンド回路Ｇｌ　ｌ−０
にはＯビット目の出力である出力Ｄ７０が、同Ｇｌ　２
−２には同ＤＺ１、同様にＧ　１２−４にはＤＺ２、Ｇ
１２−６にはＤＺ３・・・・・・Ｇ１２−１４には７ビ
ツ１〜目の出力であるＤ　Ｚ　７が入力されている。一
方、ナンド回路Ｇ１２−１．Ｇ１２−３．Ｇ１２　５．
Ｇ１２−７．Ｇ１２　９゜Ｇ１２−１１．０１２−１３
．Ｇ１２−’１５の一方の端子にはラッチジュールＬＡ
Ｍの］ント１１−ル用うッヂＣＯＴの出力Ｄ×８０が入
力され、他方の端子には先とは逆方向に、ナンド回路Ｇ
１２＝１にはオアモジュールの出力の７ビツ１〜目の出
力ＤＺ７が、Ｇｌ　２−３には６ビツト目の出力Ｉ〕７
６が・・・・・・Ｇｌ　２−１５にはＯビット目の出力
ＤＺＯがそれぞれ入力され゛（いる。そして、ナンド回
路Ｇｌ　２−０．Ｇｌ　２’−１の出力はノア回路Ｇ１
３−Ｏに、プント回路Ｇ１２−２．Ｇｌ　２−３の出力
はノア回路Ｇ１３−０に、ナンド回路Ｇ１２−２．Ｇｌ
　２−３の出力はノア回路Ｇ　１３、−１に、同様に０
１１−４．Ｇｌ　２−５の出力はＧ１３−２の入力へ・
・・・・・Ｇ１２−１４．０１２−１５の出力はＧ１３
−７へ入力されている。その結果、コントロール用ラッ
チＣＯＴからの出力回路ＤＸ８０がｒＯＪである場合に
は、上記ノア回路の出力、すなわら、セレクトモジュー
ルＳＥＭの出力０００〜００７は、オアモジュールＯＲ
Ｍの出力ＤＺＯ−ＤＺ７がそれぞれ出力されることとな
るが、コントロール用ラッチＣＯＴからの出力ＤＸ８０
がｌ’　Ｉ　Ｊの場合には、セレクトモジュールＳＥＭ
の出力Ｄ００からはオアモジュールＯＲＭの出力ＤＺ’
７が出力され、ＤＯｌからは同Ｉ）７６、ＤＯ２からは
同ＤＺ５・・・・・・・・・同ＤＯ７からは同ＤＺＯの
出力が出されることとなる。りなわら、第２図に示す例
で説明すると、オアモジュールＤＺＯ〜ＤＺ７に、第２
図（イ）で示り−ようなｄＯ〜（１７のデータが出力さ
れていたとする。そこで、コン１−ロール用ラッチｃ　
ｏ　’ｒの出力１つＸ８０がｒＯＪであれば、この出力
データｄＯ〜（１７は、このままのパターン′ｃルレク
１〜モジトルＳＥＭの出力［）００〜ＤＯ７に出力され
るが、コン１−ロール用ラッチ００１−の出力１つＸ８
０が１１」て゛あるど、ＭＳＢ／ＬＳＢが変換され゛（
、セレク１〜しジュールＳＥＭの出力Ｄ　ＯＯ〜ｌ）　
０７には第２図（［１）Ｆ示すピッ１へパターンが出力
されることとなる。

なお、該レレクｌ−モジュールＳ　Ｆ　Ｍの出力１）　
００〜ＤＯ７は、第６図に示すように、ドライバＯＲに
各々入力されるが、該ドライバ１）１＜は、デ］−ダモ
ジ］−ルＤＦ’ＭからのデータＩウドプツトーｆネーブ
ル１３号１９０［［が入力されたとき動作し、該レレク
Ｉ〜しジュールＳ　Ｅ　Ｍの出力１）００〜１〕０７を
ビットパターン変換装置６の出力として出力づる。

次に、本実施例の全体の動作について述べる。

まず、ＣＰＵ３からチップセレクト信号Ｃ８゜ライ１ル
信号Ｗが出され、及びアドレス信号ＡＯ〜Ａ３により、
例えば１−０」のアドレスが選択されたとする。そうす
るど、第６図及びその説明で述べたように、デコーダＤ
Ｅ１からのラッチｊ′ドレス信号５ＥＬＯのみが「０」
となり、仙のラッチアドレス信号５ＥＬＩ〜ＳＥＬトは
ｒｌＪとなる。

そのため、ゲートモジュールＧＳΔ１のグー１〜ｔ？グ
メン１〜ＳΔＯからセレク１−リード信号Ｓ　ＲＤ　Ｏ
。

レレクトライト信号Ｓ　Ｗ　Ｔ　Ｏが出力されることと
なる。セレクＩ・ライｌ−信号Ｓ　Ｗ　Ｔ　Ｏが′出力
されると、第′１０図及び８８９図に示ずＪ、うに、ラ
ッチしジュールＬＡＭのラッチし△Ｓ　Ｏ＋７＋を選択
され、該ラップ−ＬへＳ　Ｏにデータバスからのｊ゛−
タ（１）　’１０〜り　１７　）が書込まれる。以下同
様に、アドレス信号ＡＯ−Ａ３によっ−（指定されるア
ドレス０〜７によってラッチモジュールのラッヂＬＡＳ
Ｏ〜ＬＡＳ７にデータが書込まれることとなる。また、
セレク］・リード信号Ｓ　Ｒｔ）　Ｏが出力されると、
該出力はアンドモジュールＡＮＭＩに入力され、グー１
〜回路Ａ　Ｎ　Ｓ　Ｏが選択され、前述したにうに、ラ
ップモジュール［−ＡＭの各ラッチし一ΔＳ　Ｏ−ＬＡ
　８７に記憶されＣいる０ピッＩ−目のデータを読出４
こととなる。同様に、アドレス信号Ａ、０−Ａ５Ｃ指定
されるアドレスＯ〜゛ｌににつη、ラッチモジュールし
ＡＭの各ラッチ［△Ｓ　０−１−ΔＳ７の０ビット目・
〜・７じツトＬ１がＩ）　Ｙ　００〜ｌ）　Ｙ　７０　
。

・・・・・・ｆ）、ＹＯ７−・ＤＹ７７としく出力され
る（例えばｌ）　Ｙ　０７はラッチＯの７ビツ１〜目を
意味する）。

すなわら、アドレスＯ・〜・７を指定りると、第１図で
示すように、各データは縦横変換しＣアンドモジュール
ΔＮＭ１から出力され、そして、その出力ＤＹＯＯ−Ｄ
Ｙ７７はオアモジュールＯｒ＜　ＭにＪ：す、各ラップ
の各Ｏビット目の出力、１ピッ１−目の出力・・・・・
・７ビツト目の出力をＡア回路ＯＲＯ〜ＯＲ７にそれぞ
れ入ノＪして、該Ａ）７モジユールＯ［でＭからそれぞ
れ出力ＤＺＯ−ＤＺ７を出力することとなる。

上述した例で示４と、アドレスＯが選択され、セレクト
リード５ＲＤＯが出され、アンドモジュール八ＮＭＩか
らラッチモジュールＬＡＭの各ラッチＬＡＳＯ〜１−△
Ｓ７の０ピツ１〜目のデータが出力されるど、ラッチＬ
ＡＳＯのＯビット目のデータはオアモジュールＯＲＭの
出力１）　Ｚ　Ｏとして出力され、ラッチＬΔＳ１のＯ
ビット目のデータは同様にＤＺｌの出力として、ラッチ
１−△Ｓ７の０ピツ（・目の出力はＤ７７の出力として
出力され、ヒレクｌ−モジュールＳＥＭに入力されるが
、ここで、上述したように、ＭＳＢ／ＬＳＢの変換指令
の信号であるコントロール用ラッチＣ０−１−の出力１
）Ｘ８０がｒＯＪであるならば、ＭＳＢ／ＬＳＢ変換は
されずに、そのまま縦横変換したピッ］へパターンデー
タが、このビットパターン変換装置６から出力されるこ
ととなる。また、上記コントロール用ラッチＣＯＴの出
力ＤＸ８０が「１」なら、前述したように、ＭＳＢ／Ｌ
ＳＢ変換されて出力されるから、このヒツトパターン変
換装置６からの出力は縦横変換され、かつ、Ｍ　Ｓ　Ｂ
　／　Ｌ　Ｓ　Ｂ変換されたデータが出力されることと
なる。

以、トの説明は、アドレス信号ＡＯ−Ａ３で「０〜７」
までのアドレスを選択した例であるが、次に、アドレス
「８」を選択した場合について説明する。アドレス８が
選択されると、デコーダモジュールＤＥＭからはセレク
トライト信号Ｓ　Ｗ　Ｔ　８（ライト信号Ｗがあるとき
）、セレクトリード信号、ｓ　ＲＩ）　８が出され、セ
レノ１−ライト信号ｓ　ｗ　−ｒ８がラッチモジュール
ＬＡＭに入力されると、第９図に示４ように、コン１へ
ロール用ラッチＣＯｒが選択され、該コン］−ロール用
ラッチＣ０Ｉ−にデータ入力信号Ｄ１０〜Ｄ１７からの
データを書込むが、この場合、Ｏビット目の情報だけを
ＭＳＢ／ＬＳＢ変換の制御Ｉ信号として利用しているた
め、ＭＳＢ／ＬＳＢ変換する場合にはデータ人力信号０
１０−ＤＩ７のＯビット目の信号１）１０をｆ−１−１
にし、変換を行わないときは「０」にして、このデータ
を書込むようにづる。

また、セレクトライト信号５ＲＤ８はアンドモジュール
ＡＮＭ２に入力され、第１３図に示すように、ラッチモ
ジュールのラッチＬＡＳＯの出力１）　Ｘ　ＯＯ〜Ｄ　
Ｘ　０７がソノマま選択され、ＤＹＯ８〜ＤＹ７８とし
て出力され、オアモジュールＯＲＭを介してセレクトモ
ジュールＳＥＭに入力され、上記コントロール用ラッチ
ＣＯＴからの信号ＤＸ８０が「１」であれば、上述した
ように、ＭＳＢ／ＬＳＢ変換されて出力される。すなわ
ち、アドレス「８」を選択すると、第２図に示すように
、単にＭＳＢ／ＬＳＢ変換だけを行うことを可能にして
いるものである。

また、アドレス９．１０が選択されると、セレクトリー
ド信月５ＲＤ９．５ＲＤＡがデ」−ダモジュールＤＥＭ
からアンドモジュールＡＮＭ２に入力され、該アンドモ
ジュールＡＮＭ２は、Ｎ５１３図に示づように、ラッチ
モジュールのラッチＬＡＳＯの出力ＤＸＯＯ〜ＤＸＯ７
を前述したように２倍に拡大して、ＤＹＯ９〜ＤＹ７９
及びＤＹＯＡ−［）Ｙ７△どして出力する。この出力も
オアモジュールＯＲＭ、セレクトモジュールＳＥＭを介
して出力され（セレク１へ七ジュールでＭＳＢ／しＳＢ
変換を行わなければ）、第３図（ロ）に示すように、２
倍に拡大した出力Ｄ００〜ＤＯ７を本ピッ１ヘパターン
変換装置６は出力することとなる。

次に、アドレス１１．１２．１３．１４を選択すると、
セレクトリード信号５ＲＤＢ、５ＲＤＣ，。

５ＲＤＤ、５ＲＤＥがデ］−グモジ」−ルからアンドモ
ジュール八ＮＭ２に入力され、第′１３図及びその説明
で述べたように、ラップモジ」−−ルＬＡＭのラップＬ
ＡＳＯ，ＬＡＳＩ、Ｌ△Ｓ２の８ｔ：’　ット（７）出
力Ｄ　Ｘ　００〜ｍｌ　Ｘ　０７　、　ｌ’）　Ｘ　１
０〜ＤＸ１７．ＤＸ２０〜ＤＸ２７を第４図（ロ）に示
１Ｊ：うな６ビツトの出力ＤＹＯＢ〜ＤＹ７［３，ＤＹ
ＯＣ−ＤＹ７Ｃ，ｔ）ＹＯＤ−〜Ｉ）Ｙ７１）、ＤＹＯ
Ｅ〜Ｄ　Ｙ　’７　Ｅとし°（出力Ｊる。この出力も同
様に、Ａ）７モジコ一ル６ＲＭ、セレクトモジュールＳ
［Ｍを介して出力される。これにより、８ピツｉ・から
６ビツトにピッＩ−パターン変換されたデータを得るこ
とがＣきる。このようにしｌ’　４’Ｊられたビットパ
ターン変換されたデータは、変換されたヒツトパターン
に合致するプリンタやＣＲＴディスプレイに入力される
こととなる。

発明の効果 本発明は、縦り向に送られてきたデータのヒツトパター
ンを横方向のビットパターンに自動的に変換り−るよう
にしたから、シリアルドラ１〜プリンタ用のデータでラ
インプリンタを自動的に駆動りることかでき、従来のよ
うに、プログラムによつＣビットパターンを変換しない
から、その変換に１１．１間を要さり゛、処理速瓜を向
−］二ぐきるものである。

また、ＭＳＢ／ＬＳＢ変換、２倍拡大、８ピッ１−から
６ヒツ１〜変換も自動的に行えるようにしたから、必要
とするデータのビットパターンを自動的に得ることがで
さ、従来と比較して処理スピードを向上させることがで
きるものである。

【図面の簡単な説明】

第１図は、本発明のビットパターンの縦横蔭換を説明す
る図、 第２図は、同ＭＳＢ／ＬＳＢ変換を説明覆る図、第３図
は、同２倍拡大への変換を説明りる図、第４図は、同８
ビツトから６ビツ１−へのピッＩ・パターンを変換Ｊる
図、 第５図は、本発明のピッ１−パターン変換装置の使用例
、 第６図は、ア」−ダしジ１−ルのブロック図、第７図は
、デコーダモジュールの構成を示１図、第８図は、グー
１〜レグメントの１ｆｌｉ成図、第９図は、ラップモジ
」−ルの４７．ｉ成因、第１０図は、ラップの構成図、 第′１゛１図は、ノノンドしジｌ−ル△Ｎ〜１１の構成
図、 第１２図は、ゲート回路の（１１１成図、第１３図（ま
、アンドモジュールΔＮＭ２の１構成図、 第’１４図は、Ａアモジュールの構成図、第１５図は、
１７回路の構成図、 第１６図は、セレクｌ−モジュールの（に成因Ｃある。 １）ＥＭ・・・デ二二１−ダー七ジュール、ＬＡＭ・・
・ラッチ−しジュール、ΔＮＭ１．ＡＮＭ２・・・アン
ドモジュール、ＯＩＩ　Ｍ・・・Ａアモジュール、ＳＥ
Ｍ・・・レレクトモジュール、ＤＥｌ、１ＪＥ２・・・
デー」−ダ、Ｇ５Ａ１．ＧＳΔ２・・・グー１〜七ジユ
ール、Ｓ　Ａ　Ｏ〜Ｓ△１：・・・ゲートヒグメント、
ＬＡＳＯ〜ｌ−Ａ　Ｓ　”７・・・ラッチ、ＣＯＴ・・
・］ン］〜ロールレグメント、ＡＮＳＯ〜ΔＮＳ７・・
・グー１−回路、ｏＲＯ〜ＯＲ７・・・１７回路。 １．１九′（出願人 シチジン時８１　株式会社 第　１　図　Ｂ　！リード ０　１　２３４５６７ （夛「了 第２図 第３図 第６図 第８図 第９図 第１０図 １　。

Claims (4)

【特許請求の範囲】
1. （１）１アドレスがＩＩピッ１へで構成されたアト１２
   ４１個有する記憶手段と、＋１ビツトのデータを上記記
   憶手段に記憶さけるための上記アドレスを指令する書込
   アドレス指令手段と、上記記憶手段からデータを続出ま
   ためにアドレスを指令する続出アドレス指令手段と、上
   記続出アドレス指令手段から出されたアドレスに対し、
   上記記憶手段の各アドレスの同一ビットを読出し、１１
   ビットのデータとり−るデータ読出手段とを有し、入力
   されるデータのヒラ１〜パターンを縦横変換りることを
   特徴とづるピッ］・パターン変換装置。
2. （２）人カビッ１〜パターンの最上位の数字及び最下位
   の数字が出力ビッ］−パターンでは逆に各々最下位の数
   字及び最上位の数字になるようにしたＭＳＢ／ＬＳＢ変
   換手段を右する特許請求の範囲第１項記載のビットパタ
   ーン変換装置。
3. （３）上記記憶手段に記憶されたデータの１ビツトの情
   報を２ビツトにして出力する手段を有し、へカビッ１〜
   パターンを２倍拡大し１＝ピッ１−パターンを得るよう
   にした特許請求の範囲第１項または第２項記載のヒツト
   パターン変換装置。
4. （４）８ビツトで構成されるデータを記憶する上記記憶
   手段から６ビツト読み、残りの２ビツトを１１」にして
   続けて残りのビットを６ビツトずつ同様に読むようにす
   る手段を有する特許請求の範囲第１項、第２項または第
   ３項記載のビットパターン変換装置。