DE4034550C2 - System zur Erzeugung einer Datenfolge - Google Patents
System zur Erzeugung einer DatenfolgeInfo
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/78—Generating a single train of pulses having a predetermined pattern, e.g. a predetermined number
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- Manipulation Of Pulses (AREA)
- Time-Division Multiplex Systems (AREA)
- Dram (AREA)
Description
Die Erfindung betrifft einen Datengenerator, der eine
Digitaldatenfolge mit hoher Datenrate erzeugen kann.
Ein System zur Erzeugung ein Datenfolge ist beispielswei
se bei Milman, Halkias: Integrated Electronics, McGraw-
Hill, 1972, auf Seite 621 beschrieben. Der Fachmann ent
nimmt diesem Text ein System zur Erzeugung einer Datenfol
ge, mit einer Adreßdatenerzeugungseinheit und einem
Adreßgenerator sowie mit einem Speicher, der mit dem Aus
gang des Adreßgenerators gekoppelt ist.
Ein bekannter Digitalwortgenerator zur Erzeugung einer
digitalen Datenfolge ist beispielsweise in Fig. 1 be
schrieben. Gemäß Fig. 1 speichert ein Speicher
403 gewünschte Ausgabedaten und gibt die Daten sequentiell
nach Maßgabe einer von einem Adressenzähler 401 bezeich
neten Adresse aus. Die Adressenauswahl ist mit einem Takt
signal fCLK in einem Intervall zwischen einer vorgegebenen
ersten und einer vorgegebenen letzten Adresse synchroni
siert. Daraus folgt, daß aus dein Speicher 403 eine Folge
entsprechender Daten ausgegeben wird, die zwischen der
ersten und der letzten Adresse des Speichers eingeschrieben
wurde.
Ein Adressenvergleicher 402 stellt fest, ob die vom Adres
senzähler 401 erzeugte Adresse die letzte Adresse erreicht
hat. Es können verschiedene Datenfolge-Ausgabemoden gewählt
werden. Wenn die vom Adressenzähler erzeugte Adresse die
letzte Adresse ist, wird die ausgegebene Datenfolge be
endet. Alternativ kann die Datenfolge zwischen der ersten
und der letzten Adresse wiederholt werden, indem wiederum
zur ersten Adresse zurückgegangen wird. In einem weiteren
Datenfolge-Ausgabemodus können die Daten für eine vorbe
stimmte Anzahl von Malen wiederholt werden unter Anwendung
eines gesonderten Zählers, der jedesmal das Erreichen der
letzten Adresse im ersten Zähler zählt. Ferner kann eine
andere Datenfolge erzeugt werden, indem die erste und die
letzte Adresse überschrieben werden, nachdem eine vorbe
stimmte Anzahl Wiederholungen beendet ist. Die Erzeugung
einer verschiedenen Ausgabedatenfolge kann auch in einem
Bedingungsmodus erfolgen, wobei die erste und die letzte
Adresse überschrieben werden, wenn die Bedingung erfüllt
ist. Es ist jedoch wegen einer begrenzten Speicherbetriebs
geschwindigkeit unmöglich, höhere Datenraten zu erreichen.
Zur Beseitigung dieses Nachteils erzeugt das in Fig. 2 ge
zeigte System eine Datenfolge mit einer höheren Geschwin
digkeit als der Speicherbetriebsgeschwindigkeit. Eine
n-Divisionsschaltung 505 (n ist eine natürliche Zahl) divi
diert eine Frequenz des Taktsignals fCLK durch n, und das
durch n dividierte Taktsignal wird dem Adressenzähler 401
zugeführt. Vom Adressenzähler 401 erzeugte Adressen dienen
dazu, Adressen einer Speichergruppe, d. h. eines Speichers
501 zu bezeichnen, der aus n Speicherbänken besteht, die
parallel angeordnet sind. Daraus folgt, daß n Speicherbänke
gleichzeitig pro Adresse bezeichnet werden. Ausgabedaten
der jeweiligen Bänke werden in ihren entsprechenden Zwi
schenspeichern eines Zwischenspeichers 502 zwischengespei
chert. Daher umfaßt der Zwischenspeicher 502 n Zwischen
speicher und liefert Ausgabedaten mit einer Rate von
fCLK/n. Die n Zwischenspeicher werden sequentiell in zeit
licher Aufeinanderfolge von einem Multiplexer 503 ange
steuert, der die Ausgabe der in dem angesteuerten Zwischen
speicher gespeicherten Daten startet. Die Datenfolgeausgabe
ist daher n-mal höher als die Speichergeschwindigkeit.
Die Datenfolge kann bei Erhöhung von n mit einer viel
höheren Geschwindigkeit als der Speichergeschwindigkeit
erzeugt werden. Da n jedoch festgelegt ist, muß die Anzahl
Daten ein Vielfaches von n sein. Auf der Grundlage des
Standes der Technik gilt, daß dann, wenn die Anzahl Daten
kein Vielfaches von n ist, die Anzahl Daten zu einem Viel
fachen geändert wird, indem zusätzliche oder bedeutungslose
Daten hinzugefügt werden. Wenn aber die Extradaten nicht
hinzugefügt werden, etwa aufgrund einer Beschränkung der
praktisch verfügbaren Speicherkapazität oder weil dies zu
einer sinnlosen Speichernutzung führt, da die Datenfolgen
für mehrere Zyklen eingeschrieben werden, wird die Daten
beschränkung auf Vielfache von n problematisch.
Ferner kann mit dem System von Fig. 2 die Ausgabesequenz
der Datenfolge mit der höheren Rate fCLK/n nicht geändert
werden. Änderungen der gewünschten Sequenz können nur durch
Änderung der ersten und letzten Adresse im Speicher 501
erfolgen und sind daher auf die Betriebsgeschwindigkeit des
Speichers 501 beschränkt. Selbst wenn zur Änderung der
Datensequenz ein Bedingungsmodus angewandt wird, kann die
gewünschte Änderung erst erfolgen, wenn der Zwischenspei
cher 502 gestartet wird und neue Daten aus dem Speicher 501
in den Zwischenspeicher 502 eingelesen werden. Daher ist
zwischen dem Zeitpunkt der Erfüllung einer Bedingung und
der tatsächlichen Änderung der Ausgabedaten eine zusätz
liche Wartezeit und eine variable Wartezeit erforderlich.
Durch die Erfindung werden die Probleme des Standes der
Technik dadurch überwunden, daß ein System zur Erzeugung
einer Datenfolge angegeben wird, das eine Impulsfolge mit
hoher Datenrate ohne Beschränkung hinsichtlich der Anzahl
Daten erzeugen kann.
Gemäß einer bevorzugten Ausführungsform der Erfindung
umfaßt ein System zur Erzeugung einer Datenfolge eine
n-Divisionsschaltung zur n-Division einer Frequenz mit
einem Taktsignal und Ausgabe des n-Divisionsergebnisses.
Ein Adressengenerator, dessen Eingang mit dem Ausgang der
n-Divisionsschaltung gekoppelt ist, erzeugt Adressen zwi
schen einer ersten und einer letzten Adresse an einem Aus
gang. Ein erster Speicher umfaßt n Bänke, wobei ein Eingang
jeder Bank mit dem Ausgang des Adressengenerators gekoppelt
ist und ein Ausgang gespeicherte Ausgabedaten liefert, die
den Eingabeadressen zugeordnet sind. Ein erster Multiplexer
wählt sequentiell Ausgabedaten aus dem ersten Speicher nach
Maßgabe des Taktsignals aus. Ein zweiter Speicher mit n
Bänken speichert Daten. Ein zweiter Multiplexer wählt
sequentiell Ausgabedaten aus dem zweiten Speicher entspre
chend den Taktsignalen aus, und ein dritter Multiplexer
steuert die Ausgänge des ersten und des zweiten Multi
plexers an.
Gemäß einem besonders bevorzugten Ausführungsbeispiel der
Erfindung umfaßt der erste Speicher einen Dual-Port-Spei
cher mit n Bänken, von denen jeweils ein Eingangsport mit
dem Ausgang eines ersten Adressengenerators und ein wei
terer Eingangsport mit dem Ausgang eines zweiten Adressen
generators gekoppelt ist, wobei jede Bank einen ersten und
einen zweiten Ausgangsport hat, die mit dem ersten Multi
plexer und mit dem zweiten Multiplexer gekoppelt sind.
Ferner kann gemäß der Erfindung das System zur Erzeugung
einer Datenfolge umfassen: einen ersten n-Latch-Zwischen
speicher mit n Eingängen, von denen jeder Eingang mit einer
der n Bänke des ersten Speichers zum Empfang von der Ein
gabeadresse zugeordneten Daten gekoppelt ist, und mit je
weils einem mit dem ersten Multiplexer gekoppelten Ausgang
für jeden dieser Eingänge, und einen zweiten n-Latch-Zwi
schenspeicher mit n Eingängen, von denen jeder Eingang mit
einer der n Bänke des zweiten Speichers zum Empfang von den
Eingabeadressen zugeordneten Daten gekoppelt ist, und mit
einem mit dem zweiten Multiplexer gekoppelten Ausgang für
jeden dieser Eingänge.
Die Erfindung ist im folgenden anhand von Ausführungsbei
spielen näher erläutert. Es zeigen:
Fig. 1 ein Blockschaltbild, das schematisch ein kon
ventionelles System zur Erzeugung einer Daten
folge zeigt;
Fig. 2 ein Blockschaltbild, das schematisch ein kon
ventionelles System zur Erzeugung einer Daten
folge mit hoher Geschwindigkeit unter Anwen
dung eines Speichers mit niedriger Geschwin
digkeit zeigt;
Fig. 3 ein Blockschaltbild eines bevorzugten Ausfüh
rungsbeispiels der Erfindung; und
Fig. 4 ein Blockschaltbild eines alternativen bevor
zugten Ausführungsbeispiels der Erfindung.
Fig. 3 zeigt ein Ausführungsbeispiel. Jeder Adressengene
rator 103 und 104 umfaßt einen Adressenzähler und einen
Adressenvergleicher, die in Fig. 1 dargestellt sind, und
führt die gleichen Operationen durch, die dort beschrieben
wurden. Ein Multiplexer 102 führt den Adressengeneratoren
103 und 104 selektiv Adressendaten (erste und letzte Adres
se) zu, die in der Adressendateneinheit 101 gespeichert
sind. Die Adressengeneratoren 103 und 104 werden über einen
Umschalter SW1 selektiv mit einer Rate fCLK/n getaktet, die
durch n-Division einer Frequenz eines Taktsignals fCLK
unter Anwendung einer n-Divisionsschaltung 111 gebildet
ist. Ein Hauptspeicher 105 besteht aus Dual-Port-Bankspei
chern, deren Eingangsports A mit einem Ausgang des Adres
sengenerators 103 und deren Eingangsports B mit einem Aus
gang des Adressengenerators 104 gekoppelt sind. Ausgangs
ports A der jeweiligen Speicher sind mit entsprechenden
Slots eines n Slots aufweisenden Zwischenspeichers 106 ge
koppelt. Ausgangsports B sind mit entsprechenden Slots
eines n Slots aufweisenden Zwischenspeichers 107 gekoppelt.
Die Zwischenspeicherung wird mit der Taktrate fCLK/n syn
chronisiert, die durch n-Division der Frequenz des Takt
signals fCLK in einer n-Divisionsschaltung 112 gebildet
ist. Die Slot-Ausgänge des Zwischenspeichers 106 werden
zeitlich nacheinander von einem Multiplexer 108 sequentiell
angesteuert, und der angesteuerte Ausgang wird mit dem
einen Eingang des Multiplexers 110 gekoppelt. Slot-Ausgänge
des Zwischenspeichers 107 werden zeitlich nacheinander von
einem Multiplexer 109 sequentiell angesteuert, und der an
gesteuerte Ausgang wird mit dein anderen Eingang des Multi
plexers 110 gekoppelt. Jeder der Ausgänge der Multiplexer
108 und 109 wird von dem Multiplexer 110 angesteuert, der
eine gewünschte Impulsfolge liefert. Der Umschalter SW1 und
die Multiplexer 102 und 110 werden gleichzeitig umgeschal
tet. Gleichzeitig mit diesem Umschaltvorgang werden die
n-Divisionsschaltungen 111 und 112 und der n-Zähler 113
rückgestellt.
Zum besseren Verständnis der Erfindung wird ein bevorzugtes
Ausführungsbeispiel beschrieben, bei dem die ausgegebene
Datenfolge durch einen Bedingungsmodus geändert wird. All
gemein werden das A-Port-System und der Adressengenerator
103 von den Multiplexern 102 und 110 und dem Umschalter SW1
angesteuert. Wenn nur dieses System verwendet wird, ist der
Betrieb mit dem unter Bezugnahme auf Fig. 2 erläuterten
Betrieb identisch.
Beim Betrieb im Bedingungsmodus ist im Adressengenerator
104 vorher eine Adresse gespeichert worden, die nach Er
füllen der Bedingung angesteuert werden soll. Wenn die Be
dingung nicht erfüllt wird, was häufig der Fall ist, er
zeugt nur der Adressengenerator 103 die Adresse, und die
Daten des A-Port-Systems werden sequentiell ausgegeben,
während das B-Port-System und der Adressengenerator 104
unbenützt bleiben. Wenn jedoch die Bedingung erfüllt ist,
wird der Multiplexer 102 zum Adressengenerator 104 umge
schaltet, während der Multiplexer 110 zum B-Port-System
umgeschaltet wird. Gleichzeitig wird der Ausgang der n-Di
visionsschaltung 111 mit dem Adressengenerator 104 durch
Umschalten des Umschalters SW1 verbunden, und die Multi
plexer 108 und 109 werden rückgestellt, so daß der Impuls
folge-Ausgabebetrieb zum Adressengenerator 104 und zum
B-Port-System umgeschaltet ist. Danach wird dieses System
kontinuierlich verwendet, während der Adressengenerator 103
und das A-Port-System den Betrieb beenden, bis eine zweite
Bedingung erfüllt ist.
Auf diese Weise können die verschiedenen Adressen entspre
chenden Daten ohne Rücksicht auf die zeitliche Steuerung
des Betriebs des Speichers 105 ausgegeben werden. Außerdem
wird die Ausgabeimpulsfolge mit höherer Datenrate geliefert
unter der Voraussetzung, daß die Zwischenspeicher 106 und
107 eine höhere Betriebsgeschwindigkeit als der Speicher
105 haben.
Wenn als Speicher 105 keine Dual-Port-Speicher verwendet
werden, muß nach dem Warten auf eine Adressenzugriffszeit
des Speichers zur Ausgabe der entsprechenden Daten eine
Zwischenspeicherung trotzdem ausgeführt werden. Schließlich
wird eine Zeitdauer, die gleich einer Wartezeit bis zur
Bank-Bereichsgrenze ist, benötigt, so daß eine Änderung der
Ausgabedaten nicht zu einem willkürlichen Zeitpunkt durch
geführt werden kann.
Bei Verwendung der Dual-Port-Speicher kann das die Zu
griffszeit betreffende Problem dadurch beseitigt werden,
daß die nächste Adresse vorher in den Ports, die ursprüng
lich nicht in Betrieb sind, vorbereitet wird. Wenn die Be
dingung erfüllt ist, sind die Daten bereits zur Zwischen
speicherung vorbereitet, und daraus ergibt sich, daß die
Wartezeit nicht benötigt wird.
Nachstehend seien Daten einer willkürlichen Anzahl N, die
nicht als ein Vielfaches von n definiert ist, betrachtet:
N = n * K + m
wobei K der durch Division von N mit n gebildete Quotient
und m der Rest ist.
In diesem Fall werden, während der Adressenzähler auf K
hochzählt, (n * K) Daten am Ausgang des Multiplexers 110 aus
gegeben, weil n Daten für eine Adresse ausgegeben werden
können.
Nach der nächsten Adressierung, d. h. der (K+1)ten Adres
sierung durch den Adressenzähler, und unter der Annahme,
daß die Bedingung erfüllt ist, nachdem die m-ten Daten (m
ist der Rest) ausgegeben sind, würde eine Umschaltung zum
B-Port-System wie vorher beschrieben erfolgen. Ein Signal,
das die Ausgabe von N Daten anzeigt, wird anstelle der
Erfüllung der Bedingung verwendet.
Bei N < n, d. h. wenn in bezug auf den Bankspeicher nicht
einmal eine Folge vollständig ausgegeben ist, ist es nicht
möglich, die nächsten Daten für das B-Port-System vorher
bereitzustellen, wenn das A-Port-System zum B-Port-System
umgeschaltet wird, falls die Betriebszeit des A-Port-Sy
stems kürzer als die Adressenzugriffszeit des Speichers
ist. Somit sollte eine Betriebszeit im A-Port-System länger
als die Adressenzugriffszeit des Speichers sein.
Ein weiteres Beispiel zur Verdeutlichung der Erfindung
ergibt sich, wenn das System in einem Bedingungsmodus
arbeitet und die Bedingung zu einer willkürlichen Zeit
erfüllt wird, während die Zahl der Daten kein Vielfaches
von n ist.
Bei einem bevorzugten Ausführungsbeispiel ist ein zusätz
liches System mit einem Adressengenerator und einem ent
sprechenden Zwischenspeicher und Multiplexer vorgesehen, so
daß drei Systeme verfügbar sind. Wenn eines dieser Systeme
benützt wird, werden die beiden übrigen Systeme zum Betrieb
für den Fall, daß die Datenzahl kein Vielfaches von n ist,
bzw. zum Betrieb im Bedingungsmodus zugeteilt. Bei diesem
Ausführungsbeispiel ist der Hauptspeicher 105 aus Dreifach-
Port-Speichern gebildet.
Die in der Beschreibung erwähnten Multiplexer 108 und 109
können bei bevorzugten Ausführungsbeispielen Schiebere
gister oder Zwischenspeicher mit drei Ausgangszuständen
sein.
Fig. 4 ist ein Blockschaltbild eines weiteren bevorzugten
Ausführungsbeispiels. Dabei sind die zusätzlich zu den
Einheiten von Fig. 2 vorgesehenen Einheiten ein Bankspei
cher oder Cache-Bankspeicher 291 zur vorbereitenden Spei
cherung von Daten in n Bänken, ein Multiplexer 202 zur
sequentiellen Ansteuerung jeweiliger Ausgänge des entspre
chenden Cache-Bankspeichers 201 in zeitlicher Folge sowie
ein Multiplexer 203 zur Ansteuerung der Ausgänge der Multi
plexer 503 und 202 vorgesehen.
Typischerweise steuert der Multiplexer 203 den Multiplexer
503 an, während der Multiplexer 202 unwirksam bleibt. Die
Systemkonfiguration und der Systembetrieb sind mit Fig. 2
identisch.
Wenn eine Bedingung erfüllt ist, wird der Multiplexer 202
angesteuert, und die n-Divisionsschaltung 505 sowie der
n-Zähler 504 werden rückgesetzt. Danach werden die in den n
Bänken des Cache-Bankspeichers 201 gespeicherten Daten
sequentiell ausgegeben. Nachdem die n-te Datenfolge aus dem
Speicher 201 ausgegeben ist, schaltet der Multiplexer 203
zurück zum Multiplexer 503, und das System kehrt in den
normalen Betriebszustand zurück. Die im Speicher 201 ge
speicherten Daten sind die gewünschten Ausgabedaten nach
dem Erfüllen einer Bedingung. Die auf die (n+1)ten Daten
folgenden Daten werden vorher im Speicher 501 gespeichert.
Während die n Daten im Speicher 201 sequentiell ausgegeben
werden, liefert der Adressenzähler 401 eine Adresseninfor
mation entsprechend den (n+1)ten Daten im Speicher 501.
Die Betriebsabläufe des Systems nach Fig. 4 sind die glei
chen wie die in Verbindung mit Fig. 3 beschriebenen, wenn
die Daten eine Impulslänge N haben, die kein Vielfaches von
n ist.
Wenn die Bedingung zu einem willkürlichen Zeitpunkt erfüllt
ist, während Daten erzeugt werden, deren Anzahl kein Viel
faches von n ist, ist außerdem ein zusätzlicher Cache-Bank
speicher vorgesehen. Dabei wird der eine Cache-Bankspeicher
verwendet, wenn die Anzahl Daten kein Vielfaches von n ist,
während der andere zur Änderung der Datenfolge nach dem
Erfüllen einer Bedingung verwendet wird. Bei dieser Kon
figuration hat der Multiplexer 203 bevorzugt drei Eingänge.
Die oben beschriebenen Multiplexer 503 und 202 können
Schieberegister oder Zwischenspeicher mit drei Ausgangs
zuständen sein.
Claims (6)
1. System zur Erzeugung einer Datenfolge,
gekennzeichnet durch
eine Adressendatenerzeugungseinheit (101), deren Aus gangssignal eine erste und eine letzte Adresseninformation enthält;
eine n-Divisionsschaltung (111) zur n-Division einer Frequenz eines Taktsignals, deren Ausgangssignal die n-dividierte Frequenz ist;
einen ersten und einen zweiten Adressengenerator (103, 104) zur Erzeugung von Adressenausgangssignalen zwischen der ersten und der letzten Adresse aufgrund von Ausgangs signalen der n-Divisionsschaltung (111);
einen Umschalter (SW1) zur Ansteuerung des Ausgangs der n-Divisionsschaltung (111) und Koppeln des Ausgangs mit dem ersten und dem zweiten Adressengenerator (103, 104);
einen ersten Multiplexer (102) zum selektiven Koppeln des Ausgangs der Adressendatenerzeugungseinheit (102) mit dem ersten und dem zweiten Adressengenerator (103, 104);
einen Mehrfach-Port-Speicher (105) mit n Bänken mit jeweils einem ersten Eingabeport A, der mit dem Ausgang des ersten Adressengenerators (103) gekoppelt ist, und einem zweiten Eingabeport B, der mit dem Ausgang des zweiten Adressen generators (104) gekoppelt ist, wobei jede Bank einen Aus gabeport A und einen Ausgabeport B hat;
einen ersten und einen zweiten n-Latch-Zwischenspeicher (106, 107) mit einem mit dem Dual-Port-Speicher gekoppelten Eingang, wobei n Eingabeports des ersten n-Latch-Zwischen speichers mit jedem n-Bank-Ausgabeport A gekoppelt sind und n-Eingabeports des zweiten n-Latch-Zwischenspeichers mit jedem n-Bank-Ausgabeport B gekoppelt sind;
einen zweiten Multiplexer (108) zur sequentiellen An steuerung von Ausgabedaten aus dem ersten n-Latch-Zwischen speicher (106), wobei die Daten den Eingabeports A nach Maßgabe der Taktsignale zugeordnet sind;
einen dritten Multiplexer (109) zur sequentiellen An steuerung von Ausgabedaten aus dem zweiten n-Latch-Zwi schenspeicher (107), wobei die Daten den Eingabeports B nach Maßgabe der Taktsignale zugeordnet sind; und
einen vierten Multiplexer (110) zur Ansteuerung von Aus gängen des zweiten und des dritten Multiplexers (108, 109).
eine Adressendatenerzeugungseinheit (101), deren Aus gangssignal eine erste und eine letzte Adresseninformation enthält;
eine n-Divisionsschaltung (111) zur n-Division einer Frequenz eines Taktsignals, deren Ausgangssignal die n-dividierte Frequenz ist;
einen ersten und einen zweiten Adressengenerator (103, 104) zur Erzeugung von Adressenausgangssignalen zwischen der ersten und der letzten Adresse aufgrund von Ausgangs signalen der n-Divisionsschaltung (111);
einen Umschalter (SW1) zur Ansteuerung des Ausgangs der n-Divisionsschaltung (111) und Koppeln des Ausgangs mit dem ersten und dem zweiten Adressengenerator (103, 104);
einen ersten Multiplexer (102) zum selektiven Koppeln des Ausgangs der Adressendatenerzeugungseinheit (102) mit dem ersten und dem zweiten Adressengenerator (103, 104);
einen Mehrfach-Port-Speicher (105) mit n Bänken mit jeweils einem ersten Eingabeport A, der mit dem Ausgang des ersten Adressengenerators (103) gekoppelt ist, und einem zweiten Eingabeport B, der mit dem Ausgang des zweiten Adressen generators (104) gekoppelt ist, wobei jede Bank einen Aus gabeport A und einen Ausgabeport B hat;
einen ersten und einen zweiten n-Latch-Zwischenspeicher (106, 107) mit einem mit dem Dual-Port-Speicher gekoppelten Eingang, wobei n Eingabeports des ersten n-Latch-Zwischen speichers mit jedem n-Bank-Ausgabeport A gekoppelt sind und n-Eingabeports des zweiten n-Latch-Zwischenspeichers mit jedem n-Bank-Ausgabeport B gekoppelt sind;
einen zweiten Multiplexer (108) zur sequentiellen An steuerung von Ausgabedaten aus dem ersten n-Latch-Zwischen speicher (106), wobei die Daten den Eingabeports A nach Maßgabe der Taktsignale zugeordnet sind;
einen dritten Multiplexer (109) zur sequentiellen An steuerung von Ausgabedaten aus dem zweiten n-Latch-Zwi schenspeicher (107), wobei die Daten den Eingabeports B nach Maßgabe der Taktsignale zugeordnet sind; und
einen vierten Multiplexer (110) zur Ansteuerung von Aus gängen des zweiten und des dritten Multiplexers (108, 109).
2. System zur Erzeugung einer Datenfolge,
gekennzeichnet durch
eine n-Divisionsschaltung (505) zur n-Division einer Frequenz eines Taktsignals, deren Ausgangssignal das n-dividierte Resultat ist;
einen Adressengenerator (401), dessen einer Eingang mit dem Ausgang der n-Divisionsschaltung (505) gekoppelt ist zur Erzeugung von Adressen zwischen einer ersten und einer letzten Adresse als ein Ausgangssignal;
einen ersten, n Bänke aufweisenden Speicher (501), wobei jede Bank einen mit dem Ausgang des Adressengenerators (401) gekoppelten Eingang und einen Ausgang aufweist, der den Eingabeadressen zugeordnete gespeicherte Ausgabedaten liefert;
einen ersten Multiplexer (503) zur sequentiellen An steuerung von Ausgabedaten aus dem ersten Speicher (501) nach Maßgabe der Taktsignale;
einen zweiten Speicher (201) mit n Bänken, in denen Daten gespeichert sind;
einen zweiten Multiplexer (202) zur sequentiellen An steuerung von Ausgabedaten aus dem zweiten Speicher (201) nach Maßgabe der Taktsignale;
einen dritten Multiplexer (203) zur Ansteuerung von Ausgängen des ersten und des zweiten Multiplexers (503, 202).
eine n-Divisionsschaltung (505) zur n-Division einer Frequenz eines Taktsignals, deren Ausgangssignal das n-dividierte Resultat ist;
einen Adressengenerator (401), dessen einer Eingang mit dem Ausgang der n-Divisionsschaltung (505) gekoppelt ist zur Erzeugung von Adressen zwischen einer ersten und einer letzten Adresse als ein Ausgangssignal;
einen ersten, n Bänke aufweisenden Speicher (501), wobei jede Bank einen mit dem Ausgang des Adressengenerators (401) gekoppelten Eingang und einen Ausgang aufweist, der den Eingabeadressen zugeordnete gespeicherte Ausgabedaten liefert;
einen ersten Multiplexer (503) zur sequentiellen An steuerung von Ausgabedaten aus dem ersten Speicher (501) nach Maßgabe der Taktsignale;
einen zweiten Speicher (201) mit n Bänken, in denen Daten gespeichert sind;
einen zweiten Multiplexer (202) zur sequentiellen An steuerung von Ausgabedaten aus dem zweiten Speicher (201) nach Maßgabe der Taktsignale;
einen dritten Multiplexer (203) zur Ansteuerung von Ausgängen des ersten und des zweiten Multiplexers (503, 202).
3. System nach Anspruch 2,
gekennzeichnet durch
einen n-Latch-Zwischenspeicher (502) mit n Eingängen,
von denen jeder mit einer der n Bänke des ersten Speichers
(501) zum Empfang von den Adressen zugeordneten Daten
gekoppelt ist, und mit jeweils einem mit dem ersten
Multiplexer (503) gekoppelten Ausgang für jeden der
n Eingänge.
4. System nach Anspruch 2 oder 3,
dadurch gekennzeichnet,
daß jede der n Bänke des zweiten Speichers (201) einen
mit dem Ausgang des Adressengenerators (401) gekoppelten
Eingang und einen Ausgang, der diesen Adressen zugeordnete
Ausgabedaten liefert, aufweist.
5. System nach Anspruch 4,
dadurch gekennzeichnet,
daß der erste Speicher (501) einen Dual-Port-Speicher
mit n Bänken umfaßt, von denen jede einen Eingabeport, der
mit dem Ausgang des Adressengenerators (401) gekoppelt ist,
und einen weiteren Eingabeport, der mit dem Ausgang des
Adressengenerators (401) gekoppelt ist, aufweist, wobei
jede Bank einen ersten und einen zweiten Ausgabeport hat,
die mit dem ersten Multiplexer (503) und dem zweiten Multi
plexer (202) gekoppelt sind.
6. System nach Anspruch 5,
gekennzeichnet durch
einen ersten n-Latch-Zwischenspeicher mit n Eingängen, von denen jeder mit einer der n Bänke des ersten Speichers (501) zum Empfang von den Eingabeadressen zugeordneten Daten gekoppelt ist, und mit jeweils einem mit dem ersten Multiplexer (503) gekoppelten Ausgang für jeden der n Ein gänge; und
einen zweiten n-Latch-Zwischenspeicher mit n Eingängen, von denen jeder mit einer der n Bänke des zweiten Speichers (201) zum Empfang von den Eingabeadressen zugeordneten Daten gekoppelt ist, und mit jeweils einem mit dem zweiten Multiplexer (202) gekoppelten Ausgang für jeden der n Ein gänge.
einen ersten n-Latch-Zwischenspeicher mit n Eingängen, von denen jeder mit einer der n Bänke des ersten Speichers (501) zum Empfang von den Eingabeadressen zugeordneten Daten gekoppelt ist, und mit jeweils einem mit dem ersten Multiplexer (503) gekoppelten Ausgang für jeden der n Ein gänge; und
einen zweiten n-Latch-Zwischenspeicher mit n Eingängen, von denen jeder mit einer der n Bänke des zweiten Speichers (201) zum Empfang von den Eingabeadressen zugeordneten Daten gekoppelt ist, und mit jeweils einem mit dem zweiten Multiplexer (202) gekoppelten Ausgang für jeden der n Ein gänge.
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