JPH03145324A - データ列発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は高速のデジタルデータ列を発生することのでき
るデータ・ジェネレータに関する。

〔発明の技術的背景及びその問題点］ 従来、ワードジェネレータ等、デジタルデータ列を高速
で発生する装置は概略、第３図に示すような構成をとっ
ている。メモリ４０３には出力したい所望のデータ列が
書き込まれていて、アドレスカウンタ４０１からのアド
レス指定に応じて、対応するアドレスのデータを順次出
力する。アドレス指定は予め設定されたファーストアド
レスからラストアドレスまでの間でクロック信号ｆ　Ｃ
ＬＫに同期して行われ、これによってメモリのファース
トアドレスとラストアドレスとの間に書き込まれた対応
するデータ列が出力されることになる。

アドレスカウンタ４０１の発生するアドレスがラストア
ドレスに達したかどうかの判断はアドレスコンパレータ
４０２によって行われる。アドレスカウンタの発生する
アドレスがラストアドレスに達したところでデータ列の
出力動作を止めるか、または再度ファーストアドレスに
もどってファーストアドレスとラストアドレスとの間の
データ列を繰り返し出力するか、あるいは、別にカウン
タ（不図示）を設けておいて、ファーストアドレスとラ
ストアドレスとの間のデータ列を予め設定した回数だけ
繰り返すといったさまざまなデータ列出力様式の選択が
可能である。さらに、ある回数の繰り返しが終了したと
ころで、ファーストアドレス、ラストアドレスを書き換
えて別のデータ列を出力するようにしたり、この書き換
えに条件判断を加えて、ある条件が成立した時としない
時とでそれぞれ別個のファーストアドレス、ラストアド
レスを用意して条件によってさらに別のデータ列を出力
させることもできる。しかしながら、これらの方法はい
ずれの場合もメモリの動作速度による制限によって高速
化できないという難点を有していた。

そこで従来は第４図に示すような構成をとることでメモ
リの動作速度以上の高速データ列を発生させていた。こ
の構成では、クロック信号ｆ　ＣＬＫはｎ分周器５０５
（ｎは自然数）によって周波数が１／ｎとなってアドレ
スカウンタ４０１に印加される。アドレスカウンタ４０
１の発生するアドレスはバンクをｎ個並列に並べて構成
されたメモリ群、即ちバンクメモリ５０１のアドレスを
指定する。アドレス１つに対してｎ個のメモリが同時に
指定されることになる。各バンクの出力はｎ個から成る
ラッチ５０２のそれぞれ対応するラッチにｎ分周器５０
５の出力ｆ　ｃＬｗ　／　ｎに同期してラッチされる。

これらｎ個のランチの各出力はマルチプレクサ５０３に
よって時系列的に順次選択されて出力され、これによっ
てメモリ速度のｎ倍の速さでデータ列を出力することが
できる。

しかしながらこの方式においては、ｎが固定されている
ため、扱うデータの数がｎの倍数でなければならず、ｎ
を大きくするほどメモリ速度に対して、より高速なデー
タ列発生が可能となる反面、ｎの倍数という特定の個数
のデータしか発生できないというデータ数の制限は一層
扱いにくいものとなる。

従来では、データの数がｎの倍数でない場合は、余分な
データ、意味のないデータを加えてデータ数をｎの倍数
にしたり、また、繰り返しデータ列を出力する場合には
、データ列を意図的に何周回分かをファーストアドレス
とラストアドレスとの間に書き込んでおくなどして、全
体のデータ数をｎの倍数にするなどして制限を逃れてい
た。しかし、余分なデータが、利用可能なメモリ容量の
制限から必ずしも加えられない場合や、何周期分かを書
き込むことでメモリ利用の無駄が生じたりして使いにく
いものとなり、アプリケーション上、ｎの倍数という制
限は大きな問題であった。

また、条件ジャンプなど、ある条件を判断しその成立、
不成立に応じて異なったアドレスのデータを発生させる
ような場合も、このｎの倍数という制限が生じる。すな
わち、ある判断すべき条件がアドレスカウンタとは無関
係の未知のタイミングで発生する時などでも、実際のジ
ャンプはデータがｎの倍数まで進んだところで行われる
ので、余分な待ち時間、及び長さ不定の待ち時間が条件
と実際のジャンプとの間で必要となる。

［発明の目的〕 本発明はデータ数に関する制限のない高速パルス列を発
生することの出来る装置を提供することを目的とする。

〔発明の概要〕

本発明の一実施例によれば、アドレスカウンタ、アドレ
スコンパレータ等を備えた第１、第２アドレス発生手段
の２つが備えられ、該両アドレス発生手段はスイッチ手
段によって選択的に与えられる、クロック信号をｎ分周
した信号に応答してそれぞれ所定のアドレス間のアドレ
スを出力する。

第１アドレス発生手段の出力はｎ個のバンクから成る主
メモリ手段の前記各バンクの一方の入力Ａポートに接続
され、第２アドレス発生手段の出力は他方の入力Ｂポー
トに接続される。主メモリ手段はデュアルポートメモリ
で構成される。これにより各バンクはそれぞれの入力の
アドレス信号に関連するデータをそれぞれ出力する。各
バンクのＡボート入力に関連するデータ出力は第２マル
チプレクサ手段によってクロック信号に応答して時系列
的に順次選択され、Ｂポート入力に関連するデータ出力
は第３マルチプレクサ手段によってクロック信号に応答
して時系列的に順次選択される。

第２、第３マルチプレクサ手段の出力は第４マルチプレ
クサ手段によって選択出力され、所望のデータ列が出力
される。第４マルチプレクサ手段はスイッチ手段と同時
に切り換えられて、Ａボート系のデータ列出力、あるい
はＢボート系のデータ列出力のいずれかを選択すること
になる。

本発明の別の実施例によれば、クロック信号をｎ分周し
た出力信号に応答して所定のアドレス間のアドレスを発
生するアドレス発生手段と、ｎ個のバンクから成り各バ
ンクがアドレス発生手段の出力に接続されて入力アドレ
ス信号に関連するデータを出力する第１メモリ手段と、
各バンクのデータ出力をクロック信号に応答して時系列
的に順次選択する第１マルチプレクサ手段と、ｎ個のバ
ンクから成り各バンクには所定のデータが予め記憶され
ている第２メモリ手段と、第２メモリ手段の出力信号を
クロック信号に応答して時系列的に順次選択出力する第
２マルチプレクサ手段と、第１マルチプレクサ手段及び
第２マルチプレクサ手段の出力を選択して出力する第３
マルチプレクサ手段とが備えられたデータ列発生装置が
提供される。

本装置では、ジャンプ発生時に出力したいデータの最初
のｎ個分が予め第２メモリ手段に入れられていて、ｎ＋
１番目以降のデータは第１メモリ手段内に入れられてお
り、実際のジャンプが行われるときは必ず第２メモリ手
段を経由して行われるようにしている。

〔発明の実施例〕

第１図に本発明の一実施例を示す、アドレスジェネレー
タ１０３．１０４にはそれぞれ第３図に示されたアドレ
スカウンタ、アドレスコンパレータが備えられていて、
前述と同様の動作をする。

アドレスジェネレータ１０３．１０４にはそれぞれマル
チプレクサ１０２によってアドレスデータ部１０１のア
ドレスデータ（ファーストアドレス、ラストアドレス等
）が選択的に入力され、またＳＷｌを介してクロック信
号ｆ　Ｃ１ｌのｎ分周器１１１によるｎ分周出力ｒ、□
／ｎが選択的に入力される。主メモリ１０５はｎ個のデ
ュアルポート（バンク）メモリから成り、各メモリの八
入力ポ−トはアドレスジェネレータ１０３の出力に接続
され、Ｂ人カボートはアドレスジェネレータ１０４の出
力に接続される。各メモリのＡ出力ボートはｎビットラ
ッチ１０６のそれぞれ対応するビットに接続され、Ｂ出
力ポートはｎビットラッチ１０７のそれぞれ対応するビ
ットに接続される。ラッチ動作はクロック信号ｆ　ＣＬ
ＫＯｎ分周器１１２によるｎ分周出力ｆ　ｃＬｘ　／　
ｎに同期して行われる。

ラッチ１０６の各ビット出力はマルチプレクサ１０８に
よってその１つが時系列的に順次選択されてマルチプレ
クサ１１０の１人力に接続され、ラッチ１０７の各ビッ
ト出力はマルチプレクサ１０９によってその１つが時系
列的に順次選択されてマルチプレクサ１１０の他人力に
接続される。これらマルチプレクサ１０８．１０９の出
力はマルチプレクサ１１０によってそのどちらかが選択
されて所望のパルス列が出力されることになる。

マルチプレクサ１０２．１１０、及びスイッチＳＷ１の
切り換えは同時に行われ、またこれらの切り換えと同時
に、タイミングを司るｎ分周器１１■、１１２とｎカウ
ンタ１１３のリセットも行われる。

以下に本装置の動作について詳細に説明する。

まず、バンクの境目とは無関係に条件ジャンプを行う場
合について述べる。通常はマルチプレクサ１０２．１１
０、及びスイッチＳＷＩともアドレスジェネレータ１０
３及びボートＡの系を選ぶようにしておき、この系のみ
を使用する。この時の動作は第４図に示す構成に関して
述べたのと同様である。

条件ジャンプを行う時は、ジャンプ先のアドレスをアド
レスジェネレータ１０４に予め入れておく。条件の成立
しない場合は通常と同じくアドレスジェネレータ１０３
のみでアドレスを発生して、ボートへの系のデータを順
次出力し、アドレスジェネレータ１０４及びボートＢの
系は使用しない。

条件が成立した場合は、アドレスジェネレータ１０４に
マルチプレクサ１０２を、ボートＢの系にマルチプレク
サ１１０をそれぞれ切り換えると同時に、ｎ分周器１１
１の出力をスイッチ１　　（ＳＷ■）を切り換えてアド
レスジェネレータ１０４に接続する。この時、マルチプ
レクサ１０８．１０９はそれぞれリセットされる。これ
により、パルス列出力動作はアドレスジェネレータ１０
４及びボートＢの系に移り、その後はこの系を通常動作
用として連続使用し、アドレスジェネレータ１゜３及び
ボートＡの系を次の条件ジャンプ用とする。

このようにして、メモリ１０３のバンク動作とは無関係
のタイミングで、全く別のアドレスに対応したデータの
出力が可能となる。

ここで、主メモリ１０５にはデュアルポートメモリを使
用する必要がある。デュアルポートメモリでない場合、
メモリに与えるアドレスだけを切り換えたのでは、確か
にアドレスジェネレーションのジャンプ動作は高速化で
きるが、それに対応したデータを出力するには、やはり
メモリのアドレスアクセスタイムだけ待ってからラッチ
せねばならない。結局、バンクの境目まで待つのと同等
の時間が必要となり、任意タイミングでのジャンプは出
来なくなってしまう。

デュアルポートメモリを使用すると、予め次のアドレス
を動作していない方のボートに用意しておくことで、ア
クセスタイムの問題は解決できる。

即ち、ジャンプを行う時にはラッチにもう次のデータが
用意されているので待ち時間は必要ないことになる。

次にｎの倍数でない任意数Ｎのデータを出力する場合に
ついて述べる。

Ｎをｎで割った商をｋ、余りをｍとすると、Ｎ＝ｎ　　
−ｋ＋ｍ この場合、アドレスカウンタはにカウントして、１つの
アドレスに対し、ｎ個のデータが有効となるから、ｎ−
に個のデータが出力される。この次のバンクｎ個のうち
、ｍ番目まで行ったところで条件ジャンプが発生したと
考えれば、前述したような動作で次のアドレスへと進む
ことができる。

すなわち、条件ジャンプを命じる信号の代わりに、Ｎ個
のデータを出した後を知らせる信号でジャンプという動
作を行うこよで、任意数Ｎのデータ列を発生させること
ができる。

なお、ここでＮ＜ｎの場合、即ちバンクメモリが１列も
完全に出力されない場合には、例えば、ポートＡの系か
らポートＢの系へと切り替わる時、ポートＡの系で動作
している時間がメモリのアドレスアクセスタイムよりも
短いので、ポートＢの系に次のデータを予め用意してお
くことが出来なくなる。したがって、ポートＡの系で動
作している時間がメモリのアドレスアクセスタイムより
も長くなければならない。同様なことは前述の条件ジャ
ンプ動作の場合についても言えることである。

次に、ｎの倍数でないデータ数を発生しながら、かつ任
意タイミングで条件ジャンプを行うという場合について
述べる。この場合は、アドレスジェ不レークとメモリと
の系をさらにもう１つ用意して、全体を３つの系にして
どれか１つを通常動作用に使用している時に、残りの２
つの系をｎの倍数でない場合の動作用と、条件ジャンプ
用とに別々に割り振ればよい。この場合、主メモリ１０
５はトリプルボートメモリとする必要がある。

なお、以上の説明において述べたマルチプレクサ１０８
．１０９はシフトレジスタあるいはトライステート出力
を持つラッチ等を用いても構成できる。

第２図には本発明の別の実施例が示される。この実施例
においては第４図に示す構成に追加してｎ個のデータを
予め記憶して用意しておくバンクメモリ、即ちキャッシ
ュバンクメモリ２０１と、該キャッシュバンクメモリ２
０１の各出力を時系列的に順次選択して出力するマルチ
プレクサ２０２と、マルチプレクサ５０３とマルチプレ
クサ２０２との出力を選択して出力するマルチプレクサ
２０３とが備えられている。

まず、バンクの境目とは無関係に条件ジャンプを行う場
合について述べる。

通常、マルチプレクサ２０３はマルチプレクサ５０３側
を選択し、マルチプレクサ２０２側は用いない状態とす
る。この場合の構成及び動作は第４図に示すものと同様
となる。

条件ジャンプの条件成立時は、マルチプレクサ２０３側
を選択し、それと同時にタイミングを司るｎ分周器５０
５とｎカウンタ５０４とはリセットされるようにする。

その後、キャッシュバンクメモリ２０１内のｎ個のデー
タが順次出力されると、マルチプレクサ２０３はマルチ
プレクサ５０３側に戻って通常動作状態に復帰する。す
なわち、あるアドレスから次のアドレスへ飛ぶ時には、
次の出力したいデータの最初のｎ個分を予めキャッシュ
バンクメモリ２０１に入れておき、ｎ＋１番目以降のデ
ータをメモリ５０１の飛び先の次アドレスに対応したよ
ころに予め書いておく。そして、実際のジャンプ時には
必ずこのキャッシュバンクメモリ２０１を経由してジャ
ンプするようにする。

キャンシュバンクメモリ内のｎ個のデータを出力してい
る間に、メモリ５０１のアドレスカウンタの値を飛ぶ前
のアドレスＡｂから次の飛び先アドレスＡａと書き換え
ることで、アドレスカウンタの動作時間及びメモリ５０
１の動作速度の制限を通常動作の構成（第４図）と同等
に確保できる。

ｎの倍数でない任意数Ｎのデータを出力する場合の動作
は前述の本発明の一実施例において説明したのと同様で
ある。

次に、ｎの倍数でないデータを発生しながら、かつ任意
タイミングで条件ジャンプを行うという場合について述
べる。この場合には、キャッシュバンクメモリをさらに
もう１つ用意して一方をｎの倍数でない場合の動作用、
もう一方を条件ジャンプと割り振ればよい、この場合、
マルチプレクサ２０３は３人力のものにする必要がある
。

なお、以上の説明において述べたマルチプレクサ５０３
．２０２はシフトレジスタ、あるいはトライステート出
力を持つラッチを用いて構成することもできる。

〔発明の効果〕

以上説明したように、本発明を用いることにより、デー
タ数に関する制限のない高速パルス列を低速メモリを用
いて構成することができる。また、条件ジャンプ動作に
おいても、バンクの境目を意識することなくジャンプが
可能となり、条件発生から実際のジャンプまでの待ち時
間を減らすことができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図である。 第２図は本発明の別の実施例を示す図である。 第３図は従来のデータ列発生装置を示す概略ブロック図
である。 第４図は従来の、低速メモリを用いて高速データ列を発
生する装置の概略ブロック図である。 １０１ニアドレスデータ部 １０２．１０Ｂ　、１０９．１１０　　：マルチプレク
サ１０３．１０４ニアドレスジエネレータ１０５：主メ
モリ １０６．１０７：ラッチ

Claims (2)

【特許請求の範囲】
1. （１）ファーストアドレス、ラストアドレスを出力して
   所定のアドレス間を指示するアドレスデータ発生手段と
   、 クロック信号をｎ分周して出力するｎ分周手段と、 前記所定のアドレス間のアドレスを前記ｎ分周手段の出
   力信号に応答して発生する第１、第２アドレス発生手段
   と、 前記ｎ分周手段の出力を前記第１、第２アドレス発生手
   段に選択的に接続するスイッチ手段と、前記アドレスデ
   ータ発生手段の出力を前記第１、第２アドレス発生手段
   に選択的に接続する第１マルチプレクサ手段と、 ｎ個のバンクから成り、各バンクの一方の入力ポートＡ
   は前記第１アドレス発生手段の出力に接続され、他方の
   入力ポートＢは前記第２アドレス発生手段の出力に接続
   されて、それぞれの入力アドレスに関連するデータを前
   記各バンクが出力するデュアルポートメモリ手段と、 前記入力ポートＡに関連して前記各バンクから出力され
   る出力信号を前記クロック信号に応答して順次選択出力
   する第２マルチプレクサ手段と、前記入力ポートＢに関
   連して前記各バンクから出力される出力信号を前記クロ
   ック信号に応答して順次選択出力する第３マルチプレク
   サ手段と、前記第２マルチプレクサ手段及び前記第３マ
   ルチプレクサ手段の出力を選択して出力する第４マルチ
   プレクサ手段と、 を備えて成るデータ列発生装置。
2. （２）クロック信号をｎ分周して出力するｎ分周手段と
   、 所定のアドレス間のアドレスを前記ｎ分周手段の出力信
   号に応答して発生するアドレス発生手段と、 ｎ個のバンクから成り、各バンクの入力が前記アドレス
   発生手段の出力に接続されて、入力のアドレスに関連す
   るデータを前記各バンクが出力する第１メモリ手段と、 前記第１メモリ手段からの出力信号を前記クロック信号
   に応答して順次選択出力する第１マルチプレクサ手段と
   、 ｎ個のバンクから成り、各バンクには所定のデータが予
   め記憶されている第２メモリ手段と、前記第２メモリ手
   段の出力信号を前記クロック信号に応答して順次選択出
   力する第２マルチプレクサ手段と、 前記第１マルチプレクサ手段及び前記第２マルチプレク
   サ手段の出力を選択して出力する第３マルチプレクサ手
   段と、 を備えて成るデータ列発生装置。