DE4034550A1 - System zur erzeugung einer datenfolge - Google Patents

Description

Die Erfindung betrifft einen Datengenerator, der eine Digitaldatenfolge mit hoher Datenrate erzeugen kann.

Digitalwortgeneratoren zur Erzeugung einer Digitaldatenfolge sind wohlbekannt. Gemäß Fig. 1 speichert ein Speicher 403 gewünschte Ausgabedaten und gibt die Daten sequentiell nach Maßgabe einer von einem Adressenzähler 401 bezeichneten Adresse aus. Die Adressenauswahl ist mit einem Taktsignal fCLK in einem Intervall zwischen einer vorgegebenen ersten und einer vorgegebenen letzten Adresse synchronisiert. Daraus folgt, daß aus dem Speicher 403 eine Folge entsprechender Daten ausgegeben wird, die zwischen der ersten und der letzten Adresse des Speichers eingeschrieben wurde.

Ein Adressenvergleicher 402 stellt fest, ob die vom Adressenzähler 401 erzeugte Adresse die letzte Adresse erreicht hat. Es können verschiedene Datenfolge-Ausgabemoden gewählt werden. Wenn die vom Adressenzähler erzeugte Adresse die letzte Adresse ist, wird die ausgegebene Datenfolge beendet. Alternativ kann die Datenfolge zwischen der ersten und der letzten Adresse wiederholt werden, indem wiederum zur ersten Adresse zurückgegangen wird. In einem weiteren Datenfolge-Ausgabemodus können die Daten für eine vorbestimmte Anzahl von Malen wiederholt werden unter Anwendung eines gesonderten Zählers, der jedesmal das Erreichen der letzten Adresse im ersten Zähler zählt. Ferner kann eine andere Datenfolge erzeugt werden, indem die erste und die letzte Adresse überschrieben werden, nachdem eine vorbestimmte Anzahl Wiederholungen beendet ist. Die Erzeugung einer verschiedenen Ausgabedatenfolge kann auch in einem Bedingungsmodus erfolgen, wobei die erste und die letzte Adresse überschrieben werden, wenn die Bedingung erfüllt ist. Es ist jedoch wegen einer begrenzten Speicherbetriebsgeschwindigkeit unmöglich, höhere Datenraten zu erreichen.

Zur Beseitigung dieses Nachteils erzeugt das in Fig. 2 gezeigte System eine Datenfolge mit einer höheren Geschwindigkeit als der Speicherbetriebsgeschwindigkeit. Eine n-Divisionsschaltung 505 (n ist eine natürliche Zahl) dividiert eine Frequenz des Taktsignals fCLK durch n, und das durch n dividierte Taktsignal wird dem Adressenzähler 401 zugeführt. Vom Adressenzähler 401 erzeugte Adressen dienen dazu, Adressen einer Speichergruppe, d. h. eines Speichers 501 zu bezeichnen, der aus n Speicherbänken besteht, die parallel angeordnet sind. Daraus folgt, daß n Speicherbänke gleichzeitig pro Adresse bezeichnet werden. Ausgabedaten der jeweiligen Bänke werden in ihren entsprechenden Zwischenspeichern eines Zwischenspeichers 502 zwischengespeichert. Daher umfaßt der Zwischenspeicher 502 n Zwischenspeicher und liefert Ausgabedaten mit einer Rate von fCLK/n. Die n Zwischenspeicher werden sequentiell in zeitlicher Aufeinanderfolge von einem Multiplexer 503 angesteuert, der die Ausgabe der in dem angesteuerten Zwischenspeicher gespeicherten Daten startet. Die Datenfolgeausgabe ist daher n-mal höher als die Speichergeschwindigkeit.

Die Datenfolge kann bei Erhöhung von n mit einer viel höheren Geschwindigkeit als der Speichergeschwindigkeit erzeugt werden. Da n jedoch festgelegt ist, muß die Anzahl Daten ein Vielfaches von n sein. Auf der Grundlage des Standes der Technik gilt, daß dann, wenn die Anzahl Daten kein Vielfaches von n ist, die Anzahl Daten zu einem Vielfachen geändert wird, indem zusätzliche oder bedeutungslose Daten hinzugefügt werden. Wenn aber die Extradaten nicht hinzugefügt werden, etwa aufgrund einer Beschränkung der praktisch verfügbaren Speicherkapazität oder weil dies zu einer sinnlosen Speichernutzung führt, da die Datenfolgen für mehrere Zyklen eingeschrieben werden, wird die Datenbeschränkung auf Vielfache von n problematisch.

Ferner kann mit dem System von Fig. 2 die Ausgabesequenz der Datenfolge mit der höheren Rate fCLK/n nicht geändert werden. Änderungen der gewünschten Sequenz können nur durch Änderung der ersten und letzten Adresse im Speicher 501 erfolgen und sind daher auf die Betriebsgeschwindigkeit des Speichers 501 beschränkt. Selbst wenn zur Änderung der Datensequenz ein Bedingungsmodus angewandt wird, kann die gewünschte Änderung erst erfolgen, wenn der Zwischenspeicher 502 gestartet wird und neue Daten aus dem Speicher 501 in den Zwischenspeicher 502 eingelesen werden. Daher ist zwischen dem Zeitpunkt der Erfüllung einer Bedingung und der tatsächlichen Änderung der Ausgabedaten eine zusätzliche Wartezeit und eine variable Wartezeit erforderlich.

Durch die Erfindung werden die Probleme des Standes der Technik dadurch überwunden, daß ein System zur Erzeugung einer Datenfolge angegeben wird, das eine Impulsfolge mit hoher Datenrate ohne Beschränkung hinsichtlich der Anzahl Daten erzeugen kann.

Gemäß einer bevorzugten Ausführungsform der Erfindung umfaßt ein System zur Erzeugung einer Datenfolge eine n-Divisionsschaltung zur n-Division einer Frequenz mit einem Taktsignal und Ausgabe des n-Divisionsergebnisses. Ein Adressengenerator, dessen Eingang mit dem Ausgang der n-Divisionsschaltung gekoppelt ist, erzeugt Adressen zwischen einer ersten und einer letzten Adresse an einem Ausgang. Ein erster Speicher umfaßt n Bänke, wobei ein Eingang jeder Bank mit dem Ausgang des Adressengenerators gekoppelt ist und ein Ausgang gespeicherte Ausgabedaten liefert, die den Eingabeadressen zugeordnet sind. Ein erster Multiplexer wählt sequentiell Ausgabedaten aus dem ersten Speicher nach Maßgabe des Taktsignals aus. Ein zweiter Speicher mit n Bänken speichert Daten. Ein zweiter Multiplexer wählt sequentiell Ausgabedaten aus dem zweiten Speicher entsprechend den Taktsignalen aus, und ein dritter Multiplexer steuert die Ausgänge des ersten und des zweiten Multiplexers an.

Gemäß einem besonders bevorzugten Ausführungsbeispiel der Erfindung umfaßt der erste Speicher einen Dual-Port-Speicher mit n Bänken, von denen jeweils ein Eingangsport mit dem Ausgang eines ersten Adressengenerators und ein weiterer Eingangsport mit dem Ausgang eines zweiten Adressengenerators gekoppelt ist, wobei jede Bank einen ersten und einen zweiten Ausgangsport hat, die mit dem ersten Multiplexer und mit dem zweiten Multiplexer gekoppelt sind.

Ferner kann gemäß der Erfindung das System zur Erzeugung einer Datenfolge umfassen: einen ersten n-Latch-Zwischenspeicher mit n Eingängen, von denen jeder Eingang mit einer der n Bänke des ersten Speichers zum Empfang von der Eingabeadresse zugeordneten Daten gekoppelt ist, und mit jeweils einem mit dem ersten Multiplexer gekoppelten Ausgang für jeden dieser Eingänge, und einen zweiten n-Latch-Zwischenspeicher mit n Eingängen, von denen jeder Eingang mit einer der n Bänke des zweiten Speichers zum Empfang von den Eingabeadressen zugeordneten Daten gekoppelt ist, und mit einem mit dem zweiten Multiplexer gekoppelten Ausgang für jeden dieser Eingänge.

Die Erfindung ist im folgenden anhand von Ausführungsbeispielen näher erläutert. Es zeigt

Fig. 1 ein Blockschaltbild, das schematisch ein konventionelles System zur Erzeugung einer Datenfolge zeigt;

Fig. 2 ein Blockschaltbild, das schematisch ein konventionelles System zur Erzeugung einer Datenfolge mit hoher Geschwindigkeit unter Anwendung eines Speichers mit niedriger Geschwindigkeit zeigt;

Fig. 3 ein Blockschaltbild eines bevorzugten Ausführungsbeispiels der Erfindung; und

Fig. 4 ein Blockschaltbild eines alternativen bevorzugten Ausführungsbeispiels der Erfindung.

Fig. 3 zeigt ein Ausführungsbeispiel. Jeder Adressengenerator 103 und 104 umfaßt einen Adressenzähler und einen Adressenvergleicher, die in Fig. 1 dargestellt sind, und führt die gleichen Operationen durch, die dort beschrieben wurden. Ein Multiplexer 102 führt den Adressengeneratoren 103 und 104 selektiv Adressendaten (erste und letzte Adresse) zu, die in der Adressendateneinheit 101 gespeichert sind. Die Adressengeneratoren 103 und 104 werden über einen Umschalter SW1 selektiv mit einer Rate fCLK/n getaktet, die durch n-Division einer Frequenz eines Taktsignals fCLK unter Anwendung einer n-Divisionsschaltung 111 gebildet ist. Ein Hauptspeicher 105 besteht aus Dual-Port-Bankspeichern, deren Eingangsport A mit einem Ausgang des Adressengenerators 103 und deren Eingangsports B mit einem Ausgang des Adressengenerators 104 gekoppelt sind. Ausgangsports A der jeweiligen Speicher sind mit entsprechenden Slots eines n Slots aufweisenden Zwischenspeichers 106 gekoppelt. Ausgangsports B sind mit entsprechenden Slots eines n Slots aufweisenden Zwischenspeichers 107 gekoppelt. Die Zwischenspeicherung wird mit der Taktrate fCLK/n synchronisiert, die durch n-Division der Frequenz des Taktsignals fCLK in einer n-Divisionsschaltung 112 gebildet ist. Die Slot-Ausgänge des Zwischenspeichers 106 werden zeitlich nacheinander von einem Multiplexer 108 sequentiell angesteuert, und der angesteuerte Ausgang wird mit dem einen Eingang des Multiplexers 110 gekoppelt. Slot-Ausgänge des Zwischenspeichers 107 werden zeitlich nacheinander von einem Multiplexer 109 sequentiell angesteuert, und der angesteuerte Ausgang wird mit dem anderen Eingang des Multiplexers 110 gekoppelt. Jeder der Ausgänge der Multiplexer 108 und 109 wird von dem Multiplexer 110 angesteuert, der eine gewünschte Impulsfolge liefert. Der Umschalter SW1 und die Multiplexer 102 und 110 werden gleichzeitig umgeschaltet. Gleichzeitig mit diesem Umschaltvorgang werden die n-Divisionsschaltungen 111 und 112 und der n-Zähler 113 rückgestellt.

Zum besseren Verständnis der Erfindung wird ein bevorzugtes Ausführungsbeispiel beschrieben, bei dem die ausgegebene Datenfolge durch einen Bedingungsmodus geändert wird. Allgemein werden das A-Port-System und der Adressengenerator 103 von den Multiplexern 102 und 110 und dem Umschalter SW1 angesteuert. Wenn nur dieses System verwendet wird, ist der Betrieb mit dem unter Bezugnahme auf Fig. 2 erläuterten Betrieb identisch.

Beim Betrieb im Bedingungsmodus ist im Adressengenerator 104 vorher eine Adresse gespeichert worden, die nach Erfüllen der Bedingung angesteuert werden soll. Wenn die Bedingung nicht erfüllt wird, was häufig der Fall ist, erzeugt nur der Adressengenerator 103 die Adresse, und die Daten des A-Port-Systems werden sequentiell ausgegeben, während das B-Port-System und der Adressengenerator 104 unbenützt bleiben. Wenn jedoch die Bedingung erfüllt ist, wird der Multiplexer 102 zum Adressengenerator 104 umgeschaltet, während der Multiplexer 110 zum B-Port-System umgeschaltet wird. Gleichzeitig wird der Ausgang der n-Divisionsschaltung 111 mit dem Adressengenerator 104 durch Umschalten des Umschalters SW1 verbunden, und die Multiplexer 108 und 109 werden rückgestellt, so daß der Impuls­ folge-Ausgabebetrieb zum Adressengenerator 104 und zum B-Port-System umgeschaltet ist. Danach wird dieses System kontinuierlich verwendet, während der Adressengenerator 103 und das A-Port-System den Betrieb beenden, bis eine zweite Bedingung erfüllt ist.

Auf diese Weise können die verschiedenen Adressen entsprechenden Daten ohne Rücksicht auf die zeitliche Steuerung des Betriebs des Speichers 105 ausgegeben werden. Außerdem wird die Ausgabeimpulsfolge mit höherer Datenrate geliefert unter der Voraussetzung, daß die Zwischenspeicher 106 und 107 eine höhere Betriebsgeschwindigkeit als der Speicher 105 haben.

Wenn als Speicher 105 keine Dual-Port-Speicher verwendet werden, muß nach dem Warten auf eine Adressenzugriffszeit des Speichers zur Ausgabe der entsprechenden Daten eine Zwischenspeicherung trotzdem ausgeführt werden. Schließlich wird eine Zeitdauer, die gleich einer Wartezeit bis zur Bank-Bereichsgrenze ist, benötigt, so daß eine Änderung der Ausgabedaten nicht zu einem willkürlichen Zeitpunkt durchgeführt werden kann.

Bei Verwendung der Dual-Port-Speicher kann das die Zugriffszeit betreffende Problem dadurch beseitigt werden, daß die nächste Adresse vorher in den Ports, die ursprünglich nicht in Betrieb sind, vorbereitet wird. Wenn die Bedingung erfüllt ist, sind die Daten bereits zur Zwischenspeicherung vorbereitet, und daraus ergibt sich, daß die Wartezeit nicht benötigt wird.

Nachstehend seien Daten einer willkürlichen Anzahl N, die nicht als ein Vielfaches von n definiert ist, betrachtet:

N = n _* K + m

wobei K der durch Division von N mit n gebildete Quotient und m der Rest ist.

In diesem Fall werden, während der Adressenzähler auf K hochzählt, (n _* K) Daten am Ausgang des Multiplexers 110 ausgegeben, weil n Daten für eine Adresse ausgegeben werden können.

Nach der nächsten Adressierung, d. h. der (K+1)ten Adressierung durch den Adressenzähler, und unter der Annahme, daß die Bedingung erfüllt ist, nachdem die m-ten Daten (m ist der Rest) ausgegeben sind, würde eine Umschaltung zum B-Port-System wie vorher beschrieben erfolgen. Ein Signal, das die Ausgabe von N Daten anzeigt, wird anstelle der Erfüllung der Bedingung verwendet.

Bei N<n, d. h. wenn in bezug auf den Bankspeicher nicht einmal eine Folge vollständig ausgegeben ist, ist es nicht möglich, die nächsten Daten für das B-Port-System vorher bereitzustellen, wenn das A-Port-System zum B-Port-System umgeschaltet wird, falls die Betriebszeit des A-Port-Systems kürzer als die Adressenzugriffszeit des Speichers ist. Somit sollte eine Betriebszeit im A-Port-System länger als die Adressenzugriffszeit des Speichers sein.

Ein weiteres Beispiel zur Verdeutlichung der Erfindung ergibt sich, wenn das System in einem Bedingungsmodus arbeitet und die Bedingung zu einer willkürlichen Zeit erfüllt wird, während die Zahl der Daten kein Vielfaches von n ist.

Bei einem bevorzugten Ausführungsbeispiel ist ein zusätzliches System mit einem Adressengenerator und einem entsprechenden Zwischenspeicher und Multiplexer vorgesehen, so daß drei Systeme verfügbar sind. Wenn eines dieser Systeme benützt wird, werden die beiden übrigen Systeme zum Betrieb für den Fall, daß die Datenzahl kein Vielfaches von n ist, bzw. zum Betrieb im Bedingungsmodus zugeteilt. Bei diesem Ausführungsbeispiel ist der Hauptspeicher 105 aus Dreifach-Port-Speichern gebildet.

Die in der Beschreibung erwähnten Multiplexer 108 und 109 können bei bevorzugten Ausführungsbeispielen Schieberegister oder Zwischenspeicher mit drei Ausgangszuständen sein.

Fig. 4 ist ein Blockschaltbild eines weiteren bevorzugten Ausführungsbeispiels. Dabei sind die zusätzlich zu den Einheiten von Fig. 2 vorgesehenen Einheiten ein Bankspeicher oder Cache-Bankspeicher 291 zur vorbereiteten Speicherung von Daten in n Bänken, ein Multiplexer 202 zur sequentiellen Ansteuerung jeweiliger Ausgänge des entsprechenden Cache-Bankspeichers 201 in zeitlicher Folge sowie ein Multiplexer 203 zur Ansteuerung der Ausgänge der Multiplexer 503 und 202 vorgesehen.

Typischerweise steuert der Multiplexer 203 den Multiplexer 503 an, während der Multiplexer 202 unwirksam bleibt. Die Systemkonfiguration und der Systembetrieb sind mit Fig. 2 identisch.

Wenn eine Bedingung erfüllt ist, wird der Multiplexer 202 angesteuert, und die n-Divisionsschaltung 505 sowie der n-Zähler 504 werden rückgesetzt. Danach werden die in den n Bänken des Cache-Bankspeichers 201 gespeicherten Daten sequentiell ausgegeben. Nachdem die n-te Datenfolge aus dem Speicher 201 ausgegeben ist, schaltet der Multiplexer 203 zurück zum Multiplexer 503, und das System kehrt in den normalen Betriebszustand zurück. Die im Speicher 201 gespeicherten Daten sind die gewünschten Ausgabedaten nach dem Erfüllen einer Bedingung. Die auf die (n+1)ten Daten folgenden Daten werden vorher im Speicher 501 gespeichert. Während die n Daten im Speicher 201 sequentiell ausgegeben werden, liefert der Adressenzähler 401 eine Adresseninformation entsprechend den (n+1)ten Daten im Speicher 501.

Die Betriebsabläufe des Systems nach Fig. 4 sind die gleichen wie die in Verbindung mit Fig. 3 beschriebenen, wenn die Daten eine Impulslänge N haben, die kein Vielfaches von n ist.

Wenn die Bedingung zu einem willkürlichen Zeitpunkt erfüllt ist, während Daten erzeugt werden, deren Anzahl kein Vielfaches von n ist, ist außerdem ein zusätzlicher Cache-Bankspeicher vorgesehen. Dabei wird der eine Cache-Bankspeicher verwendet, wenn die Anzahl Daten kein Vielfaches von n ist, während der andere zur Änderung der Datenfolge nach dem Erfüllen einer Bedingung verwendet wird. Bei dieser Konfiguration hat der Multiplexer 203 bevorzugt drei Eingänge.

Die oben beschriebenen Multiplexer 503 und 202 können Schieberegister oder Zwischenspeicher mit drei Ausgangszuständen sein.

Claims (6)

1. System zur Erzeugung einer Datenfolge, gekennzeichnet durch
eine Adressendatenerzeugungseinheit (101), deren Ausgangssignal eine erste und eine letzte Adresseninformation enthält;
eine n-Divisionsschaltung (111) zur n-Division einer Frequenz eines Taktsignals, deren Ausgangssignal die n-dividierte Frequenz ist;
einen ersten und einen zweiten Adressengenerator (103, 104) zur Erzeugung von Adressenausgangssignalen zwischen der ersten und der letzten Adresse aufgrund von Ausgangssignalen der n-Divisionsschaltung (111);
einen Umschalter (SW1) zur Ansteuerung des Ausgangs der n-Divisionsschaltung (111) und Koppeln des Ausgangs mit dem ersten und dem zweiten Adressengenerator (103, 104);
einen ersten Multiplexer (102) zum selektiven Koppeln des Ausgangs der Adressendatenerzeugungseinheit (102) mit dem ersten und dem zweiten Adressengenerator (103, 104);
einen Dual-Port-Speicher (105) mit n Bänken mit jeweils einem ersten Eingabeport A, der mit dem Ausgang des ersten Adressengenerators (103) gekoppelt ist, und einem zweiten Eingabeport B, der mit dem Ausgang des zweiten Adressengenerators (104) gekoppelt ist, wobei jede Bank einen Ausgabeport A und einen Ausgabeport B hat;
einen ersten und einen zweiten n-Latch-Zwischenspeicher (106, 107) mit einem mit dem Dual-Port-Speicher gekoppelten Eingang, wobei n Eingabeports des ersten n-Latch-Zwischenspeichers mit jedem n-Bank-Ausgabeport A gekoppelt sind und n-Eingabeports des zweiten n-Latch-Zwischenspeichers mit jedem n-Bank-Ausgabeport B gekoppelt sind;
einen zweiten Multiplexer (108) zur sequentiellen Ansteuerung von Ausgabedaten aus dem ersten n-Latch-Zwischenspeicher (106), wobei die Daten den Eingabeports A nach Maßgabe der Taktsignale zugeordnet sind;
einen dritten Multiplexer (109) zur sequentiellen Ansteuerung von Ausgabedaten aus dem zweiten n-Latch-Zwischenspeicher (107), wobei die Daten den Eingabeports B nach Maßgabe der Taktsignale zugeordnet sind; und
einen vierten Multiplexer (110) zur Ansteuerung von Ausgängen des zweiten und des dritten Multiplexers (108, 109).

2. System zur Erzeugung einer Datenfolge, gekennzeichnet durch
eine n-Divisionsschaltung (505) zur n-Division einer Frequenz eines Taktsignals, deren Ausgangssignal das n-dividierte Resultat ist;
einen Adressengenerator (401), dessen einer Eingang mit dem Ausgang der n-Divisionsschaltung (505) gekoppelt ist zur Erzeugung von Adressen zwischen einer ersten und einer letzten Adresse als ein Ausgangssignal;
einen ersten, n Bänke aufweisenden Speicher (501), wobei jede Bank einen mit dem Ausgang des Adressengenerators (401) gekoppelten Eingang und einen Ausgang aufweist, der den Eingabeadressen zugeordnete gespeicherte Ausgabedaten liefert;
einen ersten Multiplexer (503) zur sequentiellen Ansteuerung von Ausgabedaten aus dem ersten Speicher (501) nach Maßgabe der Taktsignale;
einen zweiten Speicher (201) mit n Bänken, in denen Daten gespeichert sind;
einen zweiten Multiplexer (202) zur sequentiellen Ansteuerung von Ausgabedaten aus dem zweiten Speicher (201) nach Maßgabe der Taktsignale; und
einen dritten Multiplexer (203) zur Ansteuerung von Ausgängen des ersten und des zweiten Multiplexers (503, 202).

3. System nach Anspruch 2, gekennzeichnet durch einen n-Latch-Zwischenspeicher (502) mit n Eingängen, von denen jeder mit einer der n Bänke des ersten Speichers (501) zum Empfang von den Adressen zugeordneten Daten gekoppelt ist, und mit jeweils einem mit dem ersten Multiplexer (503) gekoppelten Ausgang für jeden der n Eingänge.

4. System nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß jede der n Bänke des zweiten Speicher (201) einen mit dem Ausgang des Adressengenerators (401) gekoppelten Eingang und einen Ausgang, der diesen Adressen zugeordnete Ausgabedaten liefert, aufweist.

5. System nach Anspruch 4, dadurch gekennzeichnet, daß der erste Speicher (501) einen Dual-Port-Speicher mit n Bänken umfaßt, von denen jede einen Eingabeport, der mit dem Ausgang des Adressengenerators (401) gekoppelt ist, und einen weiteren Eingabeport, der mit dem Ausgang des Adressengenerators (401) gekoppelt ist, aufweist, wobei jede Bank einen ersten und einen zweiten Ausgabeport hat, die mit dem ersten Multiplexer (503) und dem zweiten Multiplexer (202) gekoppelt sind.

6. System nach Anspruch 5, gekennzeichnet durch
einen ersten n-Latch-Zwischenspeicher mit n Eingängen, von denen jeder mit einer der n Bänke des ersten Speichers (501) zum Empfang von den Eingabeadressen zugeordneten Daten gekoppelt ist, und mit jeweils einem mit dem ersten Multiplexer (503) gekoppelten Ausgang für jeden der n Eingänge; und
einen zweiten n-Latch-Zwischenspeicher mit n Eingängen, von denen jeder mit einer der n Bänke des zweiten Speichers (201) zum Empfang von den Eingabeadressen zugeordneten Daten gekoppelt ist, und mit jeweils einem mit dem zweiten Multiplexer (202) gekoppelten Ausgang für jeden der n Eingänge.