CN1841297A - 闪存及包含闪存的处理系统 - Google Patents

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CN1841297A CNA2006100679906A CN200610067990A CN1841297A CN 1841297 A CN1841297 A CN 1841297A CN A2006100679906 A CNA2006100679906 A CN A2006100679906A CN 200610067990 A CN200610067990 A CN 200610067990A CN 1841297 A CN1841297 A CN 1841297A
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Abstract

一种存储器包括第一和第二缓冲存储器以及存储核心。存储核心包括存储块，每个有多个页面和页面缓冲器，用于从所选择的存储块中读取数据。控制逻辑控制第一和第二缓冲存储器以及存储核心。控制逻辑含用于存储存储核心的地址和命令信息的寄存器。控制逻辑控制存储核心，以便根据所存储的地址和命令信息，执行针对所选择存储块页面的数据读取周期。控制逻辑控制第一和第二缓冲存储器以及存储核心，以便在数据读取周期中将页面缓冲器中的数据传送到第一和/或第二缓冲存储器中。当将页面缓冲器中的数据传送到第一和/或第二缓冲存储器中时，控制逻辑使中断信号变为无效，当将第一和/或第二缓冲存储器中的数据传送到外部设备时，使中断信号变为有效。

Description

闪存及包含闪存的处理系统
技术领域
本发明实施例涉及半导体存储器件，如非易失性半导体存储器件。
背景技术
半导体存储器可用于数字逻辑系统设计，如计算机和/或基于微处理器的应用中。基于微处理器的应用示例为卫星、消费电子和/或许多其他电子器件。半导体存储器的制造已取得进展，如工艺改进和/或技术进步，使其密度更高和/或速度更快。这些进展有助于确立其他数字逻辑类的性能标准。半导体存储器件的特征为易失性存储器(如随机存取存储器(RAM))或非易失性存储器。
在易失性存储器，如静态RAM(SRAM)中，通过设立双稳态激励器的逻辑状态来存储逻辑信息。在易失性存储器，如动态RAM(DRAM)中，通过对电容器充电来存储逻辑信息。在另一示例中，加电时可存储和/或读出数据。电源关闭时数据丢失，因此它们是易失性存储器。
非易失性存储器，如掩模只读存储器(MROM)、可编程只读存储器(PROM)、电可编程只读存储器(EPROM)、电可檫除只读存储器(EEPROM)等也可存储数据，但与是否加电无关。根据诸如制造技术，传统非易失性存储器数据存储模式为永久性的和/或可重编程性的。在多种应用，如计算机、电子设备、电信、消费电子工业中，使用非易失性存储器来存储程序和/或微码。
诸如非易失性SRAM(nvSRAM)器件中，可使用单个芯片中结合了易失性和非易失性存储器的存储模式。nvSRAM可提供更快的、可编程非易失性存储器。许多(如若干打)专用存储结构可通过包括至少某些额外逻辑电路为特定应用任务提高(如优化)性能。
在檫除和/或写操作期间没有可使用的(如，任意的)非易失性存储器，如MROM、PROM和/或EPROM，且用户更新所存储内容十分困难。EEPROM允许电可檫除和/或重写。EEPROM可用在诸如辅助存储器和/或系统编程等持续更新的应用中。诸如快闪EEPROM比诸如传统EEPROM有更高的集成度。快闪EEPROM可用于更大的辅助存储器中。NAND型快闪EEPROM(下文中称为“NAND型闪存”)比诸如传统的快闪型EEPROM(如NOR型快闪EEPROM)有更高的集成度。NAND型闪存可用于存储更多的数据。NOR型闪存可用于编码少量的数据，如启动代码。
图1是表示数据处理系统中的传统存储器示例结构的方框图。数据处理系统1(如移动电话、PDA、膝上型电脑等)可包括NAND型闪存2、NOR型闪存3、DRAM 4和/或CPU 4。NAND型闪存2可存储数据(如常规数据)，且NOR型闪存3可存储程序代码。DRAM 4用作工作存储器。使用图1存储器结构的系统需要多个针对特定应用的单独存储器。图1所示结构使得制造成本增加。此外，由于需要存储控制器5、6和7来分别控制NAND型闪存2、NOR型闪存3和DRAM 4，因此系统控制(如总线结构)更加复杂。
按照惯例，一体化的存储结构可改进存储结构。图2是表示具有一体化存储结构的示例系统10的方框图。例如，程序代码可存储在ONE_NAND型闪存中，而不是NOR型闪存中。ONE_NAND型闪存11可包括用于存储数据的数据区11a和用于存储程序代码的代码区11b。可从系统中除去NOR型闪存及其相应存储控制器。这可降低制造成本和/或简化具有一体化存储结构的系统中的总线结构。
在具有一体化存储结构的系统10中，启动时关键代码驻留在DRAM 12中。根据传统分页请求功能，将特定代码传送到DRAM 12中。当利用分页请求功能时，将数据如特定代码从ONE_NAND型闪存11传送到DRAM12中。
具有图2所示一体化存储结构的系统需要将数据更快速地从ONE_NAND型闪存传送到DRAM 12中。
发明内容
本发明实施例提供一种存储器(如ONE_NAND型闪存)，其可提高读写速度。
本发明实施例提供一种存储器，其包括第一和第二缓冲存储器。存储核心包括存储块，每个有多个页面和页面缓冲器，用于从所选择的存储块中读取数据。控制逻辑含用于存储存储核心(memory core)的地址和命令信息的寄存器，用于控制存储核心，以便根据所存储的地址和命令信息，执行针对所选择存储块的数据读取周期。也可控制第一和第二缓冲存储器以及存储核心，以便在数据读取周期中将页面缓冲器中的数据传送到第一和第二缓冲存储器中。当将页面缓冲器中的所有或几乎所有数据传送到第一和第二缓冲存储器中至少一个缓冲存储器时，去激励中断信号。当将第一和第二缓冲存储器中至少一个缓冲存储器中的所有或几乎所有数据传送到外部设备时，激励中断信号。
本发明另一实施例提供一种数据处理系统，其包括至少一个处理器、由第一控制器控制的第一存储器和/或由第二控制器控制的第二存储器。第二存储器包括第一和第二缓冲存储器。存储核心包括存储块，每个有多个页面和页面缓冲器，用于从所选择的存储块中读取数据。控制逻辑含用于存储存储核心地址和命令信息的寄存器，用于控制存储核心，以便根据所存储的地址和命令信息，执行针对所选择存储块的数据读取周期。可控制第一和第二缓冲存储器以及存储核心，以便在数据读取周期中将页面缓冲器中的数据传送到第一和第二缓冲存储器中。当将页面缓冲器中的所有或几乎所有数据传送到第一和第二缓冲存储器中至少其一时，去激励中断信号。当将第一和第二缓冲存储器中至少一个缓冲存储器中的所有或几乎所有数据传送到第一存储器时，激励中断信号。
本发明另一实施例提供一种控制单元。该控制单元含用于存储存储核心地址和命令信息的寄存器，用于控制存储核心，以便根据所存储的地址和命令信息，执行针对所选择存储块的数据读取周期。该控制单元可控制第一和第二缓冲存储器以及存储核心，以便在数据读取周期中将页面缓冲器中的数据传送到第一和第二缓冲存储器中。当将页面缓冲器中的所有或几乎所有数据传送到第一和第二缓冲存储器中至少一个缓冲存储器时，控制单元去激励中断信号。当将第一和第二缓冲存储器中至少一个缓冲存储器中的所有或几乎所有数据传送到外部设备时，激励控制单元使中断信号。
本发明另一实施例提供一种控制存储器的方法。该方法包括存储存储核心的地址和命令信息。根据所存储的地址和命令信息，执行针对所选择存储块的数据读取周期。在数据读取周期将页面缓冲器中的数据传送到第一和第二缓冲存储器中至少一个缓冲存储器。当将页面缓冲器中的所有或几乎所有数据传送到第一和第二缓冲存储器中至少一个缓冲存储器时，去激励中断信号，或当将第一和第二缓冲存储器中至少一个缓冲存储器中的所有或几乎所有数据传送到外部设备时，激励中断信号。
在本发明实施例中，地址和命令信息包括块地址信息、页面地址信息、页面数信息和读命令信息中至少其一。
在本发明实施例中，控制逻辑响应芯片允许信号并输出准备好信号，以指示从第一和第二缓冲存储器中至少一个缓冲存储器中取得数据的时刻。
在本发明实施例中，当去激励中断信号时，使芯片允许信号有效，且当激励中断信号时，使其无效。
在本发明实施例中，当芯片允许信号变为有效时，将第一和第二缓冲存储器中至少一个缓冲存储器中所存储数据的起始地址从外部设备应用于控制逻辑。
在本发明实施例中，控制逻辑还包括地址发生器电路，其根据起始地址产生提供给第一和第二缓冲存储器中至少一个缓冲存储器的一组地址、以及时钟信号。
在本发明实施例中，控制逻辑根据地址发生器电路产生的地址，确定是否已将第一和第二缓冲存储器中至少一个缓冲存储器中的所有或几乎所有数据输出到外部设备中。
在本发明实施例中，控制逻辑还包括纠错校验电路，用于校验并纠正传送给第一和第二缓冲存储器中至少一个缓冲存储器的数据错误。配置纠错校验电路，以在寄存器中累积页面地址信息和页面数信息所指定的每个页面的错误信息。
在本发明实施例中，外部设备校验寄存器中累积的多位错误信息，并将含多位错误的存储块作为坏块。
在本发明实施例中，当传送给第一和第二缓冲存储器中至少一个缓冲存储器的数据中有多位错误时，纠错校验电路终止同步突发块读取操作，并通知外部设备有多位错误。
在本发明实施例中，该存储器为ONE_NAND闪存。
在本发明实施例中，每个数据读取周期可比将第一和第二缓冲存储器中至少其一中的所有或几乎所有数据传送到外部设备的周期长。
在本发明实施例中，每个数据读取周期可比将第一和第二缓冲存储器中至少其一中的所有或几乎所有数据传送到外部设备的时间短。
在本发明实施例中，控制逻辑可控制存储核心和第一和第二缓冲存储器中至少一个缓冲存储器，以便在将所有或几乎所有数据从第一和第二缓冲存储器中至少一个缓冲存储器传送到外部设备之后，将页面缓冲器中的数据传送到第一和第二缓冲存储器中至少一个缓冲存储器中。
附图说明
通过详细描述附图，本发明实施例将变得十分明显，其中相同标记符号指同一、几乎同一、类似或几乎类似，其中：
图1是表示数据处理系统中的传统存储器示例结构的方框图；
图2是表示具有一体化存储结构的传统系统的方框图；
图3是表示根据本发明实施例的数据处理系统的方框图；
图4是表示根据本发明实施例的存储器的方框图；
图5是表示根据本发明实施例的存储核心的方框图；
图6是描述根据本发明实施例的存储核心读操作的示例时序图；
图7A和7B是表示根据本发明实施例的块读取操作期间数据传送路径的示例图；
图8表示根据本发明实施例的存储控制器与存储器之间交换的控制信号；
图9是描述根据本发明另一实施例的数据处理系统块读取操作的示例时序图；
图10是描述根据本发明实施例的准备信号的示例时序图；
图11是描述根据本发明另一实施例的数据处理系统块读取操作的示例时序图；
图12A至12C是描述根据本发明实施例的存储器的高速缓冲存储器读操作的示例图。
具体实施方式
现在将参照附图中表示的本发明某些实施例，更完整描述本发明的不同实施例。附图中，为清楚起见，夸大了各层和区域的厚度。
这里公开本发明详细实施例。可是，这里公开的特定结构和功能细节只是用于描述本发明实施例。然而，本发明可体现为不同形式，且不应认为仅限制在这里提出的实施例中。
相应地，尽管可对本发明实施例作各种修改并有不同形式，通过附图中的示例显示其中的实施例，并对此进行详细描述。可是，应理解其目的不是将本发明实施例限制为公开的特殊形式，相反本发明实施例包括本发明范围内的所有修改、等效和可选形式。整个图说明中，相同标号是指同一部件。
应理解尽管这里使用术语第一、第二等来描述不同部件，这些部件不应受这些术语限制。用这些术语只是来区分一个部件与另一个部件。例如，可将第一部件改为第二部件，且类似地将第二部件改为第一部件，而不偏离本发明实施例的范畴。如这里所所有的，术语“和/或”包括列出的一个或多个相关项的任何及所有组合。
应理解当称一个部件与另一个部件“连接”或“耦合”时，可直接相连或耦合到其他部件，或也可能存在介于其间的部件。反之，当称一个部件与另一个部件“直接连接”或“直接耦合”时，不存在介于其间的部件。用其他措辞来描述部件间的关系应按同样方式理解(如“在...之间”与“直接在...之间”、“与...相邻”与“直接与...相邻”等)。
这里使用术语只是为了描述特殊实施例，而不是为了限制本发明实施例。如这里的用法，单数形式“一个”和“该”也包括复数形式，除非上下文能清晰地表明其含义。还应理解当这里使用术语“包括”、“包含”时，指存在所述特征、整数、步骤、操作、部件和/或成分，但不排除其中存在或增加一个或多个其他特征、整数、步骤、操作、部件和/或组。
也应注意在某些可选实施例中，所述功能/行为可与图中所注顺序不一致。例如，根据所涉及的功能/行为，先后出现的两幅图实际上同时执行，或有时按相反顺序执行。
图3是表示根据本发明实施例的数据处理系统的方框图。
参照图3，数据处理系统100包括中央处理单元(CPU)110、直接存储器存取(DMA)120、第一控制器130、第二控制器140、DRAM 150和/或闪存(如ONE_NAND闪存)160。DRAM 150为工作存储器。DRAM 150和闪存160由第一控制器130和第二控制器140分别控制。例如，如上所述，数据处理系统100可具有诸如图2所示的一体化存储结构，且可支持分页请求功能。例如，根据一体化存储结构，存储器160存储常规数据和/或程序代码。例如，关键数据在启动(boot-up)时驻留在DRAM 150中，且使用分页请求功能将特定代码传送到DRAM 150中。例如，在数据处理系统100中，只需CPU 110极少或无需介入，就将大量数据(如程序代码数据和/或一般数据)加载到DRAM 150中。
图4是表示根据本发明实施例的存储器如ONE_NAND型闪存的方框图。
例如，参照图4，存储器160根据存储控制器140的控制来执行数据读/写操作。存储器160包括存储核心(memory core)(如非易失性存储核心)161、第一缓冲存储器162、第二缓冲存储器163和/或控制逻辑164。存储核心161包括存储单元阵列(如非易失性存储单元阵列)210和/或页面缓冲器220。存储核心161由控制逻辑164来控制。第一和第二缓冲存储器162和163都由控制逻辑164和存储控制器140来控制。例如，第一和第二缓冲存储器162和163单独执行读/写操作。第一和第二缓冲存储器162和163的每一个都可用于存储(如临时存储)来自存储核心161的数据和/或待存储于存储核心161中的数据。在本发明实施例中，第一和第二缓冲存储器162和163可为SRAM、DRAM或任何其他适当的存储器类型。第一和第二缓冲存储器162和163可为相同或不相同类型的存储器。
控制逻辑164可包括寄存器164a、纠错校验(ECC)电路164b和/或地址发生器电路164c。寄存器164a用于存储自存储器控制器140提供的地址和/或命令信息。寄存器164a中存储的数据包括块地址、页面地址、页面数和/或存储核心210(如非易失性存储核心)的读/写/檫除命令。按页面地址(如初始页面地址)和页面数确定待读取的数据量。在一示例中，当读取存储块中的所有或几乎所有数据时，在寄存器164a中存储指定第一页面的页面地址和指示存储块中页面数量的页面数。当数据从存储核心161传送到缓冲存储器162和/或163时，ECC电路164b用于纠正错误(如1位错误)。在本发明实施例中，可终止数据传送操作，例如若一旦将数据从存储核心161传送到缓冲存储器162和/或163，即发现页面数据中有另一错误(如多位错误或2位错误)。例如，在控制逻辑164的控制之下，可在寄存器164a中存储指示读取操作已失败的信息。存储控制器140可参考寄存器164a中存储的信息，并可将含有已出现错误(如2位错误)页面的存储块标记为坏块。
在另一示例中，当将页面数据从存储核心160传送到缓冲存储器时，可校验错误(如2位错误)。ECC电路164b可在寄存器164a中累积错误(如2位错误)页面信息和错误(如2位错误)数。例如，可随缓冲存储器中的数据一起，将累积错误信息传送到存储控制器140中。
仍参照图4，当获取(如读)缓冲存储器162和/或163中所存储数据时，存储控制器140将待获取数据的起始地址输出到存储器(如ONE_NAND型闪存)160中。例如，根据来自存储控制器140的起始地址，存储器160的地址发生器电路164c可产生(如自动产生)下一地址。将地址发生器电路164c产生的地址应用于缓冲存储器162和/或163。控制逻辑164可检测地址发生器电路164c产生的地址是否为最终地址。例如，根据检测结果，控制逻辑164可控制存储核心(如非易失性存储核心)161和缓冲存储器162和/或163的操作。
可将地址和/或命令信息存储在寄存器164a中，且控制逻辑164可将一定量的数据(如存储块中的所有或几乎所有或部分数据)与时钟信号CLK同步输出到存储控制器140中。可将该读取操作称为同步突发块读取操作。
仍参照图4，根据本发明实施例，存储核心(如非易失性存储核心)161可包括存储单元阵列210和页面缓冲器220。
图5是表示根据本发明实施例的存储核心(如非易失性存储核心)的方框图。存储单元阵列210可包括若干串(如NAND串)。每串包括串选择晶体管、地选择晶体管和/或诸如串联在选择晶体管之间的存储单元晶体管。每串的晶体管由行解码器电路230根据操作模式来控制。这些串可连接到各自的位线上。在本发明实施例中，位线可为位线对。如图5所示，用BL0e和BL0o表示一对位线。页面缓冲器220_0至220_n分别与位线对BL0e和BL0o至BLne和BLno连接。页面缓冲器220_0包括锁存器221、晶体管(如NMOS晶体管)TR1-TR7、晶体管(如PMOS晶体管)TR8，如图4所示连接。页面缓冲器220_0用作寄存器。页面缓冲器220_0可存储待编程数据和/或从该阵列中读出的数据。在读操作的位线复位周期中，晶体管TR1和TR2可复位位线BLie和BLio(i＝0-n)。此外，或另一做法，在除位线复位周期外的周期中，晶体管TR1和TR2用于将未被选择的位线设为地电压。晶体管TR3和TR4可将所选择位线电连接到节点ND1和/或可将未被选择的位线与节点ND1隔离。晶体管(如PMOS晶体管)TR8对节点ND1充电。晶体管(如NMOS晶体管)TR6和TR7将节点ND1的逻辑状态传送到锁存器221。页面缓冲器220_1至220_n的结构和/或功能与页面缓冲器220_0相同或几乎相同。
例如，列选通电路240可根据来自列解码器电路250的选择信号YA0至YAn和YB选择一部分页面缓冲器220_0至220_n。列选通电路240可将所选择的页面缓冲器电连接到数据总线DB。一条数据线，如图4中所示；可是，列选通电路240可配置为将其他数据线与页面缓冲器连接。
例如，充放电电路260可响应控制信号PRECHG以供电电压将数据总线DB充电。例如，充放电电路260可响应控制信号DISCHG将数据总线DB放电到地电压。上述部件210至260由控制逻辑164来控制。
图6是描述根据本发明实施例的存储核心(如非易失性存储核心)的读操作的示例时序图。将根据本发明实施例的存储核心(如非易失性存储核心)的读操作分为位线复位周期T1、位线预充电周期T2、位线形成周期T3、锁存器复位周期T4和读出周期T5。由于页面缓冲器220_i(其中i＝0-n)由控制逻辑164来控制(如一般控制)，因此只描述页面缓冲器220_0的操作。
在一例子中，如图5所示，假定选择位线BL0e且未选择位线BL0o，在周期T1至T5中，所选择位线上施加0V电压。在周期T2至T4中，串选择线SSL、地选择线GSL和未被选择字线上施加读电压Vread。
在该例子中，在位线复位周期T1中，使控制信号LVBLe、LVBLo、LBLSHFe和LBLSHFo有效，且使控制信号LPLOAD无效。由于控制信号LVBLe、LVBLo、LBLSHFe和LBLSHFo变为有效，位线BL0e和BL0o电连接到具有地电压的电源线V1RPWR。将位线BL0e和BL0o复位到地电压。例如，控制信号LBLSLT在位线复位周期T1中维持在低电压电平，以便锁存器221不被复位。
位线BL0e和BL0o可被复位，且在位线预充电周期T2中以预充电电压(如1.2V)对所选择位线BL0e预充电。当控制信号LVBLe和LBLSHFo变为低电平时，所选择位线BL0e可与电源线VIRPWR电隔离。未被选择位线BL0o可与节点ND1电隔离。由于在周期T2中控制信号LVBLo维持在高电压电平上，因此未被选择的位线BL0o可电连接到其为地电压的电源线VIRPWR。控制信号LPLOAD可处于低电压电平，且PMOS晶体管TR8导通。自晶体管TR8(如导通时)提供的电流通过NMOS晶体管TR3传送到所选择位线BL0e。将2.0V电压提供给LBLSHFe线，如图6所示，且以诸如2.0V-Vth的电压对位线BL0e预充电，其中Vth为TR3的阈值电压。
在位线形成周期T3中，根据所选择存储单元的状态(如编程状态和/或檫除状态)，所选择位线BL0e的电压可维持在预充电电压，或降低至地电压。所选择位线BL0e可浮动。例如，当控制信号LBLSHFe变为低电压(如地电压)时，NMOS晶体管TR3截止。这使所选择位线BL0e与ND1节点电隔离。
在一示例中，若所选择存储单元处于檫除状态(或接通状态)，则所选择位线的预充电电压开始通过所选择的处于檫除状态的存储单元放电至地电压。在另一示例中，若所选择的存储单元处于编程状态(或断开状态)，则所选择位线的预充电电压得以维持。在该示例中，周期T1至T3构成将存储单元中存储的单元数据设置到位线的时段。将这称为位线设置周期。
在位线设置周期T1至T3结束之后，在锁存器复位周期T4中复位/初始化页面缓冲器220_0中的锁存器221。初始化锁存器221是通过经列选通电路240将锁存器221的节点ND2连接到数据总线DB来完成的。如图6所示，选择信号YA0至YAn和YB可同时或几乎同时变为有效。控制信号DISCHG可转换为高电压电平，且数据总线DB通过晶体管(如NMOS晶体管)TR14接地。锁存器221的ND2节点经列选通电路240电连接到数据总线DB。数据总线DB通过充放电电路260的晶体管(如NMOS晶体管)TR14接地。锁存器221复位/初始化。
在读出周期T5中，将所选择位线BL0e反映的单元数据存储在锁存器221中。控制信号LPLOAD变为无效，且将1.2V电压施加到LBLSHFe线。在该示例中，若将处于接通状态(如檫除状态)的存储单元连接到所选择的位线BL0e，ND1节点的电压通过接通单元放电。此外，若将处于断开状态(如编程状态)的存储单元连接到所选择的位线BL0e，ND1节点的电压得以维持。这是晶体管(如NMOS晶体管)TR3(如Vg＝1.2，Vs＝1.2V，Vd＝Vcc)截止的结果。若存储单元处于接通状态，则晶体管(如NMOS晶体管)TR6截止。若存储单元处于断开状态，则在后面的情况中晶体管TR6导通。
若将处于接通状态(如檫除状态)的储存单元连接到所选择位线BL0e，控制信号LCH受脉冲作用，且锁存器221的ND3节点经晶体管(如NMOS晶体管)TR6和TR7接地。若将处于断开状态(如编程状态)的存储单元连接到所选择的位线BL0e，则ND3节点处于初始化状态(如处于高电压电平)。
在本发明实施例中，在周期T1-T5的周期T1至T3中，将页面缓冲器220_0至220_n的锁存器221中的一组数据经列选通电路240传送到数据总线DB。在一示例中，数据传送单元可根据数据输入/输出结构改变。例如，在位线设置周期T1至T3中将页面缓冲器220_0至220_n的锁存器221中的数据传送到数据总线DB。这是通过诸如激励(activate)(如顺序激励)选择信号YA0至YAn来完成的。通过将选择信号YB设置为高电压电平来设置选择信号YA0至YAn。在诸如选择信号YA0至YAn的激励周期之间，可由供电电压对数据总线DB充电。以供电电压对数据总线DB充电是例如对于至少一个或每个和/或所有充电间隔通过激励充放电电路260的晶体管(如PMOS晶体管)TR13来进行的。
在本发明实施例中，在周期T1至T3中将页面缓冲器220_0至220_n中存储的数据传送到数据总线DB。将传送到数据总线DB的数据输出到缓冲存储器162和163中的一个。由于在另一页(或行)的周期T1至T3中将存储单元的一页(或行)中存储的页面数据输出到缓冲存储器中，可减少读操作(如连续的读操作)所需的时间。
在本发明实施例中，第一读取操作中输出的页面数据可为无用数据。第二读取操作中输出的页面数据可为第一读取操作中读出的页面数据。
在根据本发明实施例的闪存的读操作示例中，时间tR指示将页面数据从存储单元阵列210传送到页面缓冲器220所需的时间。将它称为读操作时间。时间tT指示将页面数据从非易失性存储核心161(或从页面缓冲器220)传送到缓冲存储器162和163的至少其中一个所需的时间。将它称为缓冲器传送时间。时间tH指示将页面数据从缓冲存储器162和/或163传送到存储控制器140中所需的时间。将它称为主机传送时间。
在该示例中，在位线设置周期T1至T3(或读操作时间tR)中，根据控制逻辑164的控制将页面数据从非易失性存储核心161传送到缓冲存储器162和/或163。在读操作的所有或几乎所有周期T1至T5中(或在读操作时间tR中)，将缓冲存储器162和/或163中的页面数据传送到存储控制器140中。将该读操作称为高速缓冲存储器读操作。类似地，在周期T1至T3(tT)中将页面数据从非易失性存储核心161传送到缓冲存储器162和/或163中。在读操作的所有或几乎所有周期T1至T5中(或在读操作时间tR中)(tH)，将缓冲存储器162和/或163中的页面数据传送到存储控制器140中。在读操作(如连续的读操作)示例中，用于将页面数据从缓冲存储器传送到存储控制器140中的主机传送时间tH可隐藏在(如包含于)读操作时间tR中。在另一示例中，读操作时间tR可隐藏在(如包含于)主机传送时间tH中。
图8表示根据本发明实施例的存储控制器与闪存之间可以交换的实例控制信号。图9是描述根据本发明实施例的同步突发块读取操作的实例时序图。
在根据本发明实施例的数据处理系统中，将地址和/或命令信息存储在控制逻辑164的寄存器164a中。地址和/或命令信息用于从闪存160中读出数据。一旦将地址和命令信息存储于寄存器164a中，则根据控制逻辑164的控制可将从非易失性存储核心161中读出的数据存储于第一和/或第二缓冲存储器162和163中。CPU 110可不介入。当存储控制器140获取(如读、检索等)第一和/或第二缓冲存储器162和163中存储的数据时，将缓冲存储器的起始地址和/或读命令提供给控制逻辑164。例如，将数据从缓冲存储器162和/或163传送(如自动传送)到存储控制器140，而无需额外地址。
在CPU 110所需的数据(如程序代码)不在DRAM 150中的示例中，在DMA 120的控制下数据可从闪存160加载到DRAM 150中。可使用分页请求加载该数据；可是，也可使用任何适当的加载数据方法或技术。CPU 110可通过DMA 120请求所需数据。CPU 110可不介入直到将所需数据加载到DRAM 150中。一旦发出数据请求，DMA 120控制存储控制器140以便将数据读出。
参照图9，为执行同步突发块读取操作，存储控制器140可将nCE信号转换成低电压电平，且将块地址BA、页面地址PA、页面数数据#OF PAGE和/或命令CMD输出(如顺序输出)到闪存160中。将来自存储控制器140的块地址BA、页面地址PA、页面数数据#OF PAGE和/或命令CMD存储在闪存160的寄存器164a中。向寄存器164a提供地址和/或命令数据，且控制逻辑164激励中断信号INT。同步突发块读取操作可由控制逻辑164来控制。将寄存器164a中存储的块和页面地址输出到非易失性存储核心161中。控制逻辑164可控制非易失性存储核心161的缓存读操作。
行解码器230可选择存储块的一个存储块(如第0个存储块)。例如，若选择位线对BLie和BLio中的偶数号位线BLie(其中i＝0-n)，则行解码器230可选择所选择的存储块中的任一页面(第0个页面)。在位线复位周期T1中将所有或几乎所有位线BLie和BLio复位到地电压。在位线预充电周期T2中将所选择的位线BLie预充电到给定的预充电电压。在位线形成周期T3中，将所选择页面中存储单元的单元数据反映在所选择的位线BLie。在位线设立周期T1至T3之后，在锁存器复位周期T4中，通过列选通电路240将锁存器221连接到数据总线，可将页面缓冲器220_0至220_n的锁存器221复位。在读出周期T5中，可将所选择的位线的数据值传送到相应的锁存器221。在周期T1至T3中，通过列选通电路240将锁存器221中存储的数据值传送到数据总线DB。在控制逻辑164的控制下，将数据总线DB传送的数据存储在第二缓冲存储器163中。
在缓冲器传送时间tT0中，将周期T1至T3中存储在锁存器221中的数据值传送到所选择的缓冲存储器中。若完成第0页面的读操作(或在另一示例中，若数据读取时间tR1过去之后)，控制逻辑164可控制非易失性存储核心161读取下一页面的数据。如图9所示，可将下一页面的数据读出(如自动读出)而无需重新设置寄存器164a。例如，可将中断信号INT维持在低电压电平。类似地，在下一页面的周期T1至T3中，可通过列选通电路240将锁存器221中存储的数据值(如在tR1周期中读出的第0页面数据)传送到数据总线DB。在控制逻辑164的控制下，可将数据总线DB传送的数据存储在第一缓冲存储器162(如图9的S1)中。
一旦完成将数据加载到第一缓冲存储器162和/或163中(如在时间tT1之后)，控制逻辑164例如通过诸如将中断信号INT设为高电压电平使中断信号INT去激励(deactivatr)。在所示实施例中，控制逻辑164可对输出页面数据所需的时钟信号计数(如nRE信号的转换数)，并可确定是否已完成将数据从非易失性存储核心161加载到第一缓冲存储器162和/或163中。例如，响应于中断信号INT从低电压电平转换到高电压电平，存储控制器140可使信号nCE从高电压电平转换到低电压电平。与信号nCE从高电压电平转换到低电压电平同步，存储控制器140将第一缓冲存储器162和/或163的起始地址输出到闪存160中。
响应于信号nCE从高电压电平转换到低电压电平，控制逻辑164将信号RDY转换到高电压电平。控制逻辑164的地址发生器电路164c与时钟信号CLK同步增加(如按顺序增加)所接收的起始地址。将所产生的地址应用于第一缓冲存储器162。响应于所接收的地址，第一缓冲存储器162输出数据。在RDY信号的高电平转换时，存储控制器140可从第一缓冲存储器162中获取数据，第一缓冲存储器162可与时钟信号CLK同步输出。例如，存储控制器140根据闪存160提供的RDY信号获取数据。
接着，例如控制逻辑164可确定是否将第一存储器162和/或163中的所有或几乎所有数据传送到存储控制器140中，从而可以控制中断信号INT。例如控制逻辑164可确定是否地址发生器电路164c产生的地址为第一缓冲存储器162和/或163的最终地址。若地址发生器电路164c产生的地址不是第一缓冲存储器162的最终地址，则控制逻辑164去激励中断信号INT。这表明还没有将第一缓冲存储器162的所有或几乎所有数据传送到存储控制器140中。若地址发生器电路164c产生的地址是第一缓冲存储器162的最终地址，则控制逻辑164激励中断信号INT。这表明已将第一缓冲存储器162的所有或几乎所有数据传送到存储控制器140中。
例如，在tH1周期中，将第一缓冲存储器162中存储的数据传送到存储控制器140中。若已将第一缓冲存储器162中的所有或几乎所有数据传送到存储控制器140中，则控制逻辑164通过从高电压电平转换到低电压电平激励中断信号INT。响应于中断信号INT的激励，存储控制器140去激励nCE信号。在nCE信号从低电压电平转换到高电压电平时，RDY信号转换到高阻抗状态。
在缓冲器传送时间tT2之后，当将tT2周期内所读数据传送到第二缓冲存储器163时，去激励中断信号INT。当中断信号INT无效时，存储控制控制器140将nCE信号从高电压电平转换到低电压电平。根据nCE信号的低电压电平转换时，RDY信号从高阻抗状态转换到高电压电平。以与上述第一缓冲存储器162相同或几乎相同的方式，将第二缓冲存储器163中存储的数据与时钟信号CLK同步传送到存储控制器140中。
以上述相同或几乎相同的方式，将所选择存储块的剩余页面中的数据传送到存储控制器140中。
图9中，当nCE信号无效时，CPU使用系统总线，且可提高总线使用效率。
如图9所示，可将寄存器164a设为读取给定量的数据(如任何存储块中存储的所有或几乎所有数据)，且在控制逻辑164的控制之下执行(如自动执行)非易失性存储核心160的同步突发块读取操作和/或缓存读操作。例如，无需重新设置寄存器164a和/或无需CPU 110介绍入，就可执行非易失性存储核心160的同步突发块读取操作和/或缓存读操作。例如，存储控制器140根据RDY信号可获取(如读取、检索等)所期望的数据量。这表明数据存储在缓冲存储器中，在将地址和/或命令信息传送到闪存160之后无需任何介入。闪存160可执行所有或几乎所有的同步突发块读取操作，且可减少CPU 110的负担。
图10是描述根据本发明实施例的RDY信号变化的示例时序图。
参照图10，当nCE信号转换到低电压电平时，RDY信号从高阻抗状态变为高电压电平。在时钟信号CLK的下一个周期(如在时钟信号CLK的第(n+2)个周期)，RDY信号转换到低电压电平。在另一示例中，当nCE信号转换到低电压电平时(如虚线所示)，RDY信号转换为低电压电平。例如，在下一低电压电平转换的给定时间之后，RDY信号可转换为高电压电平。在nCE信号已转换为低电压电平之后，存储控制器140可在给定的时间点(如第(n+5)或(n+6)周期)检测RDY信号的高电压电平。若在给定的时间点检测到RDY信号的高电压电平，则存储控制器140可获取(如读取、检索等)与时钟信号CLK同步输出的数据。可将RDY信号用作指示信号，以指示当存储控制器140从缓冲存储器获取数据时的时间点。
在主机传送时间tH比数据读取时间tR长、且将第一和/或第二缓冲存储器162和/或163中存储的所有或几乎所有数据传送到存储控制器140之前的示例中，将来自非非易失性存储核心161的新数据写入第一和/或第二缓冲存储器162和/或163中。
为降低错误或存储器故障的可能性，闪存160可控制数据读取操作(tR)和/或缓冲器传送操作(tT)。
例如，如图11所示，控制逻辑164可控制非易失性存储核心161和/或缓冲存储器162和/或163，以便在主机传送时间(tH1)过去之后执行数据读取操作(tR4)和缓冲器传送操作(tT3)。
在未将第一缓冲存储器162(如图11中的S1)中存储的所有或几乎所有数据传送到存储控制器140的示例中，若执行数据读取操作tR4和缓冲器传送操作tT3，将新数据写入第一缓冲存储器162中。在该示例中，在已将前一页的所有或几乎所有数据(如在tR1周期读出的页面数据)从第一缓冲存储器162传送到存储控制器140之后，将待存储在第一缓冲存储器162中的下一页数据(如在tR3周期读出的页面数据)传送到第一缓冲存储器162中。类似地，以与第一缓冲存储器162相同或几乎相同的方式执行第二缓冲存储器163的缓冲器传送操作。
在根据本发明实施例的同步突发块读取操作中，可根据地址发生器电路164c产生的地址确定是否已将缓冲存储器中存储的所有或几乎所有数据传送到存储控制器140中。可是，应理解可使用任何适当方法来确定是否已传送缓冲存储器中存储的所有或几乎所有数据。
例如，存储控制器140将起始地址提供给闪存160以获取第一缓冲存储器162中存储的数据。地址发生器电路164c与时钟信号CLK同步增加(如按顺序增加)起始地址。在传送所有或几乎所有数据之前，存储控制器140去激励nCE信号。尽管仍可提供时钟信号CLK，由于nCE信号去激励(如转换为高电压电平)，将终止地址发生器电路164c的操作。当地址发生器电路164c产生最终地址时(如图9中的虚线所示)，存储控制器140可提供最终地址给闪存160。控制逻辑164根据可提供根据该地址控制下一数据读取和/或缓冲器传送操作。以相同或几乎相同的方式执行相继的同步突发块读取操作和/或缓存读取操作。
本发明的一个或多个实施例可支持多页面编程方法，其中例如可同时对相同行和/或不同存储器中的页面编程。可以与编程相同或几乎相同的顺序读取由多页面编程方法编程的页面。例如，如图12A所示，假定同时或几乎同时对2个存储平面MP0和MP1的相同行中的页面编程，以图12A中所标示虚线的方式读取相同行中的页面。将所读数据传送到一个或多个缓冲存储器中。
类似地，如图12B中所示，尽管使用3种或以上的存储器类型，可以图12A所述相同或几乎相同的方式读取多页面编程方法编程用的页面。若多页面编程方法中不执行编程操作，如图12C所示，可读取任何存储器类型中的页面(如顺序地)。
在本发明实施例中，存储控制器140以去复用方式与闪存160通信，在其中地址和数据线分开。可是，应理解本发明实施例不受公开方式限制。例如，可将存储控制器140和闪存160配置为以复用方式通信，即地址和数据线共用。
在本发明实施例中，由闪存控制同步突发块读取操作可降低CPU负担和/或提高将数据加载到存储器中的速度。
尽管针对使信号、门电路等变为有效和/或无效的特定电压电平描述实施例，应理解也可改用任何适当的电压电平和/或逻辑信号。
尽管针对NMOS和/或PMOS晶体管描述本发明实施例，应理解可改用任何适当的晶体管(如NMOS，PMOS，CMOS等)。
尽管针对特定的存储器(如PROM，EPROM，DRAM，SRAM等)描述实施例，应理解可利用任何适当的存储器。
已描述本发明实施例。可是，应理解本发明实施例不受所公开的实施例限制。相反，本说明书是要囊括不同修改和类似形式。因此，应将附加权利要求中的范围作为最广的解释，以包括所有这种修改和类似形式。

Claims (24)

1.一种存储器，包括：
第一和第二缓冲存储器；
存储核心，包括存储块，每个存储块具有多个页面和页面缓冲器，用于从所选择的存储块中读取数据；以及
控制逻辑，具有用于存储存储核心的地址和命令信息的寄存器，控制存储核心以便根据所存储的地址和命令信息执行所选择存储块的数据读取周期，控制第一和第二缓冲存储器以及存储核心，以便在数据读取周期中将页面缓冲器中的数据传送到第一和第二缓冲存储器中，当将页面缓冲器中的所有数据传送到第一和第二缓冲存储器中的至少一个冲存储器中时，去激励中断信号，以及当将第一和第二缓冲存储器中至少一个冲存储器的所有数据传送到外部设备时，激励中断信号。
2.根据权利要求1的存储器，其中地址和命令信息包括块地址信息、页面地址信息、页面数信息和读命令信息中的至少一个。
3.根据权利要求1的存储器，其中响应于芯片允许信号，控制逻辑输出指示从第一和第二缓冲存储器中至少其一中取得数据的时刻的就绪信号。
4.根据权利要求3的存储器，其中当中断信号被去激励时，激励芯片允许信号，且当中断信号被激励时，去激励中断信号。
5.根据权利要求3的存储器，其中当芯片允许信号被激励时，第一和第二缓冲存储器中至少一个缓冲存储器中所存储数据的起始地址被应用到来自外部设备的控制逻辑。
6.根据权利要求1的存储器，其中控制逻辑还包括地址发生器电路，其响应于起始地址以及时钟信号产生提供给第一和第二缓冲存储器中至少一个缓冲存储器的一组地址。
7.根据权利要求1的存储器，其中控制逻辑根据地址发生器电路产生的地址确定是否已将第一和第二缓冲存储器中至少一个缓冲存储器的所有数据输出到外部设备中。
8.根据权利要求1的存储器，其中控制逻辑还包括纠错校验电路，用于校验并纠正传送给第一和第二缓冲存储器中至少一个缓冲存储器的数据错误。
9.根据权利要求8的存储器，其中纠错校验电路被配置以累积由寄存器中页面地址信息和页面数信息所指定的每个页面的错误信息。
10.根据权利要求9的存储器，其中外部设备校验在寄存器中累积的多位错误信息，并将具有多位错误的存储块作为坏块。
11.根据权利要求8的存储器，其中当在传送给第一和第二缓冲存储器中至少一个缓冲存储器的数据中接受了多位错误时，纠错校验电路终止同步突发块读取操作，并通知多位错误的外部设备。
12.根据权利要求1的存储器，其中所述存储器为ONE_NAND闪存。
13.根据权利要求1的存储器，其中每个数据读取周期比将第一和第二缓冲存储器中至少一个缓冲存储器的所有数据传送到外部设备的周期长。
14.根据权利要求1的存储器，其中每个数据读取周期比将第一和第二缓冲存储器中至少一个缓冲存储器的所有数据传送到外部设备的周期短。
15.根据权利要求14的存储器，其中控制逻辑控制存储核心和第一和第二缓冲存储器中至少一个缓冲存储器，以便在将所有数据从第一和第二缓冲存储器中至少一个缓冲存储器传送到外部设备之后，将页面缓冲器中的数据传送到第一和第二缓冲存储器中至少一个缓冲存储器之中。
16.一种数据处理系统，包括：
至少一个处理器；
第一存储器，其由第一控制器控制，以及
第二存储器，其由第二控制器控制，第二存储器包括：
第一和第二缓冲存储器；
存储核心，包括存储块，每个存储块具有多个页面和页面缓冲器，用于从所选择的存储块中读取数据；以及
控制逻辑，具有用于存储存储核心的地址和命令信息的寄存器，控制存储核心以便根据所存储的地址和命令信息执行对于选择存储块的数据读取周期，控制第一和第二缓冲存储器以及存储核心，以便在数据读取周期中将页面缓冲器中的数据传送到第一和第二缓冲存储器中，当将页面缓冲器中的所有数据传送到第一和第二缓冲存储器中至少一个缓冲存储器时，去激励中断信号，以及当将第一和第二缓冲存储器中至少一个缓冲存储器中的所有数据传送到外部设备时，激励中断信号。
17.一种控制单元，包括：
寄存器，用于存储用于读取操作的存储核心地址和命令信息；其中
控制单元控制存储核心，以便根据所存储的地址和命令信息执行所选择存储块的数据读取周期，控制第一和第二缓冲存储器以及存储核心，以便在数据读取周期中将页面缓冲器中的数据传送到第一和第二缓冲存储器中，当将页面缓冲器中的所有数据传送到第一和第二缓冲存储器中至少一个缓冲存储器时，去激励中断信号，以及当将第一和第二缓冲存储器中至少一个缓冲存储器中的所有数据传送到外部设备时，激励中断信号。
18.一种控制存储器的方法，该方法包括：
存储存储核心的地址和命令信息；
根据所存储的地址和命令信息，执行用于所选择存储块的数据读取周期；
在数据读取周期将页面缓冲器中的数据传送到第一和第二缓冲存储器中至少一个缓冲存储器；以及
当将页面缓冲器中的所有数据传送到第一和第二缓冲存储器中至少一个缓冲存储器时，去激励中断信号，或当将第一和第二缓冲存储器中至少一个缓冲存储器中的所有数据传送到外部设备时，激励中断信号。
19.一种数据处理系统，包括：
至少一个处理器；以及
权利要求1的存储器。
20.一种存储器，包括：
第一和第二缓冲存储器；
存储核心，包括存储块，每个存储块具有多个页面和页面缓冲器，用于从所选择的存储块中读取数据；以及
控制单元；其中
控制单元为权利要求17的控制单元。
21.一种数据处理系统，包括：
至少一个处理器；
至少第一存储器，其由第一控制器控制，以及
第二存储器，其由第二控制器控制，其中
第二存储器为权利要求20的存储器。
22.一种控制单元，用于执行权利要求18的方法。
23.一种存储器，包括：
第一和第二缓冲存储器；
存储核心，包括存储块，每个存储块具有多个页面和页面缓冲器，用于从所选择的存储块中读取数据；以及
控制单元；其中
控制单元为权利要求22的控制单元。
24.一种数据处理系统，包括：
至少一个处理器；
至少第一存储器，其由第一控制器控制，以及
第二存储器，其由第二控制器控制，其中
第二存储器为权利要求23的存储器。
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