CN112685330A - 一种Nand闪存 - Google Patents

Abstract

本发明提供一种Nand闪存，包括：读数据处理电路的输入端与第一数据通道相连，寄存器的信号传输端与第二数据通道相连，多个数据传输电路的一端分别与第一数据通道相连，多个数据传输电路的另一端分别与第二数据通道相连，当读数据处理电路需要读第一寄存器的数据时，多个数据传输电路的另一端电压和读数据处理电路的输入端电压充电为电源电压，当读数据处理电路读第一寄存器的数据时，若与第一寄存器距离最近的第一数据传输电路检测第一寄存器的信号传输端电压小于第一预设电压阈值，第一数据传输电路将读数据处理电路的输入端电压放电至零。本发明能够有效提高Nand闪存的寄存器读数据速度，且Nand闪存的面积小。

Description

一种Nand闪存

技术领域

本发明涉及存储技术领域，特别是涉及一种Nand闪存。

背景技术

Nand闪存是一种非易失存储器，具有存储容量大、数据吞吐量大等优点，被广泛应用于各类电子产品。Nand闪存按照Page(页)容量来读写存储阵列单元，常见的Page容量有1KB/2KB/4KB/16KB等。Nand闪存的寄存器数量与Page容量大小一致，寄存器用于存储根据读写地址输入的数据和输出的数据，NAND Flash中上千个寄存器依次横向排开。

现有技术中的Nand闪存采用图1所示的读寄存器电路实现对寄存器进行读操作，其中，图1所示的读寄存器电路的工作原理为：通过PMOS管P1’给Q’点充电至电源电压VDD’，然后SELC’信号打开寄存器中的NMOS管M2’，FLG’点电平可以通过寄存器中的NMOS管M1’直接对地放电。如果FLG’点电平为高定平即FLG’＝1，则Q’点电压被放电为0，反相器输出高电平即DOUT’＝1；如果FLG’点电平为低定平即FLG’＝0，则Q’点电压保持为电源电压VDD’，反相器输出低电平即DOUT’＝0。

现有技术中的读寄存器电路存在以下缺陷：由于Q’点后级的反相器需要从0翻转成1才能读对数据，则在Q’点放电时，Q’点的放电电压dv1’至少为0.5*VDD’。若VDD’＝1.8V，寄存器的走线电容CQ’的电容值为1p，FLG’点的放电电流Iflg’为10uA，则FLG’点的电压放电至0.9V的时间td1’＝CQ’*dv1’/Iflg’＝1p*0.9v/10uA＝90ns。因此，现有技术中的读寄存器电路读取数据时间很长，读取数据速度很慢，如需提高现有技术中的读寄存器电路的读取数据时间至10ns，则需要将NMOS管M1’的尺寸增大至目前的九倍尺寸，而上千个寄存器中每个寄存器的NMOS管M1’增大至目前的九倍尺寸，会导致Nand闪存面积太大，无法实现高速大容量小面积Nand闪存。

发明内容

鉴于上述问题，本发明实施例的目的在于提供一种Nand闪存，以解决现有技术中的读寄存器电路读取数据速度很慢的问题。

为了解决上述问题，本发明实施例公开了一种Nand闪存，所述Nand闪存包括读数据处理电路、多个数据传输电路、多个寄存器、第一数据通道以及第二数据通道，所述读数据处理电路的输入端与所述第一数据通道相连，所述寄存器的信号传输端与所述第二数据通道相连，所述数据传输电路的一端与所述第一数据通道相连，所述数据传输电路的另一端与所述第二数据通道相连，其中，

当所述读数据处理电路需要读所述多个寄存器中第一寄存器的数据时，所述多个数据传输电路的另一端电压和所述读数据处理电路的输入端电压充电为电源电压，当所述读数据处理电路读所述第一寄存器的数据时，若所述多个数据传输电路中第一数据传输电路检测所述第一寄存器的信号传输端电压小于第一预设电压阈值，所述第一数据传输电路将所述读数据处理电路的输入端电压放电至零；所述多个数据传输电路中所述第一数据传输电路与所述第一寄存器距离最近。

可选地，所述数据传输电路包括：

第一充电控制模块，所述第一充电控制模块的控制端接收充电使能信号，所述第一充电控制模块的第一端接电源，所述第一充电控制模块的第二端与所述第二数据通道相连，当所述充电使能信号有效时，所述第一充电控制模块导通；

第一电压检测模块，所述第一电压检测模块的输入端分别与所述第一充电控制模块的第二端和所述第二数据通道相连，若所述第一电压检测模块的输入端电压小于所述第一预设电压阈值，所述第一电压检测模块输出第一控制信号；

第一开关模块，所述第一开关模块的控制端与所述第一电压检测模块的输出端相连，所述第一开关模块的第一端与所述读数据处理电路的输入端相连，所述第一开关模块的第二端接地，当所述第一电压检测模块输出所述第一控制信号时，所述第一开关模块导通。

可选地，所述第一电压检测模块包括：

第一反相器，所述第一反相器的输入端分别与所述第一充电控制模块的第二端和所述第二数据通道相连，所述第一反相器的输出端与所述第一开关模块的控制端相连，所述第一反相器的控制端接收所述读数据处理电路的读使能信号。

可选地，所述数据传输电路还包括：

第一控制模块，所述第一控制模块与所述第一开关模块的控制端相连，当所述多个数据传输电路的另一端电压和所述读数据处理电路的输入端电压充电时，所述第一控制模块控制所述第一开关模块断开。

可选地，所述第一控制模块包括：

第一开关，所述第一开关的控制端接收所述充电使能信号的反信号，所述第一开关的第一端分别与所述第一电压检测模块的输出端和所述第一开关模块的控制端相连，所述第一开关的第二端接地，当所述充电使能信号有效时，所述第一开关导通。

可选地，所述Nand闪存还包括写数据处理电路，其中，所述写数据处理电路的输出端分别与所述读数据处理电路的输入端和所述第一数据通道相连，当所述写数据处理电路需要对所述第一寄存器写数据时，所述多个数据传输电路的另一端电压和所述写数据处理电路的输出端电压充电为电源电压，当所述写数据处理电路对所述第一寄存器写数据时，若所述第一数据传输电路检测所述写数据处理电路的输出端电压小于第二预设电压阈值，所述第一数据传输电路将所述第一数据传输电路的另一端电压放电至零。

可选地，所述数据传输电路还包括：

第二电压检测模块，所述第二电压检测模块的输入端与所述写数据处理电路的输出端相连，若所述第二电压检测模块检测所述写数据处理电路的输出端电压小于所述第二预设电压阈值，所述第二电压检测模块输出第二控制信号；

第二开关模块，所述第二开关模块的控制端与所述第二电压检测模块的输出端相连，所述第二开关模块的第一端与所述第一充电控模块的第二端相连，所述第二开关模块的第二端接地，当所述第二电压检测模块输出所述第二控制信号时，所述第二开关模块导通。

可选地，所述第二电压检测模块包括：

第二反相器，所述第二反相器的输入端与所述写数据处理电路的输出端相连，所述第二反相器的输出端与所述第二开关模块的控制端相连，所述第二反相器的控制端接收所述写数据处理电路的写使能信号。

可选地，所述数据传输电路还包括：

第二控制模块，所述第二控制模块与所述第二开关模块的控制端相连，当所述多个数据传输电路的另一端电压和所述写数据处理电路的输出端电压充电时，所述第二控制模块控制所述第二开关模块断开。

可选地，所述第二控制模块包括：

第二开关，所述第二开关的控制端接收所述充电使能信号的反信号，所述第二开关的第一端分别与所述第二电压检测模块的输出端和所述第二开关模块的控制端相连，所述第二开关的第二端接地，当所述充电使能信号有效时，所述第二开关导通。

本发明实施例的Nand闪存包括以下优点：设置Nand闪存包括读数据处理电路、多个数据传输电路、多个寄存器、第一数据通道以及第二数据通道，读数据处理电路的输入端与第一数据通道相连，寄存器的信号传输端与第二数据通道相连，数据传输电路的一端与第一数据通道相连，数据传输电路的另一端与第二数据通道相连，当读数据处理电路需要读多个寄存器中第一寄存器的数据时，多个数据传输电路的另一端电压和读数据处理电路的输入端电压充电为电源电压，当读数据处理电路读第一寄存器的数据时，若多个数据传输电路中第一数据传输电路检测第一寄存器的信号传输端电压小于第一预设电压阈值，即此时第一寄存器的信号传输端电压已通过第一寄存器放电至小于第一预设电压阈值，由于多个数据传输电路中第一数据传输电路与第一寄存器距离最近，且第一寄存器的走线电容由第一寄存器至第一数据传输电路之间的走线产生，远小于第一寄存器至读数据处理电路的输入端之间的走线电容，因此，第一寄存器的走线电容大大减小，第一寄存器的信号传输端电压通过第一寄存器放电至小于第一预设电压阈值的时间也极大减小，由于第一数据传输电路与读数据处理电路的输入端之间的走线电容很小，第一数据传输电路可以将读数据处理电路的输入端电压快速放电至零。这样，实现了有效减小寄存器的信号传输端电压的放电时间，极大提高了读寄存器数据的速度，且Nand闪存仅需增加多个数据传输电路和第二数据通道，Nand闪存的面积小，有利于实现大容量高速小面积Nand闪存。

附图说明

图1是现有技术中读寄存器电路的结构示意图；

图2是本发明的一种Nand闪存实施例的结构示意图；

图3是本发明的一种Nand闪存实施例中数据传输电路的结构示意图；

图4是本发明的一种Nand闪存实施例中寄存器的结构示意图；

图5是本发明的一种Nand闪存实施例中读时序的波形图；

图6是本发明的一种Nand闪存实施例中写时序的波形图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

参照图2，其示出了本发明的一种Nand闪存实施例的结构框图，该Nand闪存包括读数据处理电路1、多个数据传输电路2(例如8个)、多个寄存器3(例如2048个)、第一数据通道4以及第二数据通道5，读数据处理电路1的输入端与第一数据通道4相连，连接点为Q点，寄存器3的信号传输端与第二数据通道5相连，数据传输电路2的一端与第一数据通道4相连，数据传输电路2的另一端与第二数据通道5相连，多个数据传输电路2的另一端与第二数据通道5的连接点分别为QS1点、QS2点、QS3点、QS4点、QS5点、QS6点、QS7点以及QS8点，其中，当读数据处理电路1需要读多个寄存器3中第一寄存器的数据时，多个数据传输电路2的另一端电压和读数据处理电路1的输入端电压充电为电源电压VDD，即Q点电压、QS1点电压、QS2点电压、QS3点电压、QS4点电压、QS5点电压、QS6点电压、QS7点电压以及QS8点电压充电为电源电压VDD，当读数据处理电路1读第一寄存器的数据时，若多个数据传输电路2中第一数据传输电路检测第一寄存器的信号传输端电压小于第一预设电压阈值，第一数据传输电路将读数据处理电路1的输入端电压即Q点电压放电至零，此时读数据处理电路1的输出端输出低电平数据，若多个数据传输电路2中第一数据传输电路检测第一寄存器的信号传输端电压大于或等于第一预设电压阈值，读数据处理电路1的输入端电压保持为电源电压VDD，此时读数据处理电路1的输出端输出高电平数据；多个数据传输电路2中第一数据传输电路与第一寄存器距离最近。

可选地，多个数据传输电路2可以均匀的设置在第一数据通道4以及第二数据通道5之间。如图2所示，多个数据传输电路2分别将第一数据通道4以及第二数据通道5均匀的分成8段，横向排开的多个(例如2048个)寄存器3中任何位置的寄存器3，都能在寄存器3与读数据处理电路1的输入端之间走线的1/8处遇到一个数据传输电路2，并可通过多个数据传输电路2中与寄存器3距离最近的数据传输电路2对读数据处理电路1的输入端电压进行放电。其中，与一数据传输电路2距离最近的各寄存器3中，与该数据传输电路2距离最远的寄存器3与该数据传输电路2之间的走线电容，仅为与该数据传输电路2距离最远的寄存器3与读数据处理电路1的输入端之间走线电容的1/8，寄存器3与数据传输电路2之间的走线电容大大减小；与一数据传输电路2连接的各寄存器3中，与该数据传输电路2距离最远的寄存器3与该数据传输电路2之间的走线电阻，仅为与该数据传输电路2距离最远的寄存器3与读数据处理电路1的输入端之间走线电阻的1/8，寄存器3与数据传输电路2之间的走线电阻大大减小。图2中，C为与一数据传输电路2距离最近的各寄存器3中，与该数据传输电路2距离最远的寄存器3与该数据传输电路2之间的走线电容，R为与一数据传输电路2连接的各寄存器3中，与该数据传输电路2距离最远的寄存器3与该数据传输电路2之间的走线电阻。

具体地，若多个数据传输电路2中第一数据传输电路检测第一寄存器的信号传输端电压小于第一预设电压阈值，说明此时第一寄存器的信号传输端电压已通过第一寄存器放电至小于第一预设电压阈值。由于第一数据传输电路与第一寄存器距离最近，且第一寄存器的走线电容由第一寄存器至第一数据传输电路之间的走线产生，远小于第一寄存器至读数据处理电路1的输入端之间的走线电容，因此，第一寄存器的走线电容大大减小，第一寄存器的信号传输端电压通过第一寄存器放电至小于第一预设电压阈值的时间也极大减小，由于第一数据传输电路与读数据处理电路1的输入端之间的走线电容很小，第一数据传输电路可以将读数据处理电路1的输入端电压快速放电至零。这样，实现了有效减小寄存器3的信号传输端电压的放电时间，极大提高了读寄存器3数据的速度，且Nand闪存仅需增加多个数据传输电路2和第二数据通道5，Nand闪存的面积小，有利于实现大容量高速小面积Nand闪存。

可选地，在本发明的一个实施例中，参照图3，数据传输电路2可以包括：第一充电控制模块21，第一充电控制模块21的控制端接收充电使能信号PREB，第一充电控制模块21的第一端接电源，第一充电控制模块21的第二端与第二数据通道5相连，当充电使能信号PREB有效时，第一充电控制模块21导通，第一充电控制模块21的第二端电压充电至电源电压VDD；第一电压检测模块22，第一电压检测模块22的输入端分别与第一充电控制模块21的第二端和第二数据通道5相连，若第一电压检测模块22的输入端电压小于第一预设电压阈值，第一电压检测模块22输出第一控制信号；第一开关模块23，第一开关模块23的控制端与第一电压检测模块22的输出端相连，第一开关模块23的第一端与读数据处理电路1的输入端相连，第一开关模块23的第二端接地，当第一电压检测模块22输出第一控制信号时，第一开关模块23导通，第一开关模块23将读数据处理电路1的输入端电压放电至零。

可选地，在本发明的一个实施例中，参照图3，第一电压检测模块22可以包括：第一反相器I1，第一反相器I1的输入端分别与第一充电控制模块21的第二端和第二数据通道5相连，第一反相器I1的输出端与第一开关模块23的控制端相连，第一反相器I1的控制端接收读数据处理电路1的读使能信号EN_RD。其中，当读数据处理电路1接收读使能信号EN_RD时，读数据处理电路1读寄存器3的数据。由于第一反相器I1需要从0翻转成1，因此，第一预设电压阈值可以小于或等于电源电压VDD的1/2。

若多个数据传输电路2为10个，与一数据传输电路2距离最近的各寄存器3中，与该数据传输电路2距离最远的寄存器3与读数据处理电路1的输入端之间走线电容为1p，则与该数据传输电路2距离最远的寄存器3与该数据传输电路2之间的走线电容C＝1p/10，电源电压VDD＝1.8V，与该数据传输电路2距离最远的寄存器3的信号传输端的放电压差dv2＝VDD/2＝0.9V，与该数据传输电路2距离最远的寄存器3的信号传输端的放电电流I_flg＝10uA，则与该数据传输电路2距离最远的寄存器3的信号传输端电压的放电时间为：

t_{d_new}＝(C*dv₂)/I_flg＝(1p/10*0.9)/10uA＝9ns

由此可见，本发明实施例的Nand闪存可实现有效减小寄存器的信号传输端电压的放电时间，极大提高了读寄存器数据的速度。

可选地，在本发明的一个实施例中，参照图3，数据传输电路2还可以包括：第一控制模块24，第一控制模块24与第一开关模块23的控制端相连，当多个数据传输电路2的另一端电压和读数据处理电路1的输入端电压充电时，第一控制模块24控制第一开关模块23断开，以防止当多个数据传输电路2的另一端电压和读数据处理电路1的输入端电压充电时，第一开关模块23导通对读数据处理电路1的输入端电压放电。

可选地，在本发明的一个实施例中，参照图3，第一控制模块24可以包括：第一开关，第一开关的控制端接收充电使能信号的反信号PRE，第一开关的第一端分别与第一电压检测模块22的输出端和第一开关模块23的控制端相连，第一开关的第二端接地，当充电使能信号PREB有效时，第一开关导通。

可选地，在本发明的一个实施例中，参照图3，第一开关可以为第一NMOS管N1，第一充电控制模块21可以为第一PMOS管P1，第一开关模块23可以为第二NMOS管N2。

可选地，在本发明的一个实施例中，若图2中Nand闪存中Q点与寄存器3中FLG点之间具有直接通路，参照图3，Nand闪存还可以包括写数据处理电路6，其中，写数据处理电路6的输出端分别与读数据处理电路1的输入端和第一数据通道4相连，当写数据处理电路6需要对第一寄存器写数据时，多个数据传输电路2的另一端电压和写数据处理电路6的输出端电压充电为电源电压VDD，即Q点电压、QS1点电压、QS2点电压、QS3点电压、QS4点电压、QS5点电压、QS6点电压、QS7点电压以及QS8点电压充电为电源电压VDD，当写数据处理电路6对第一寄存器写数据时，若第一数据传输电路检测写数据处理电路6的输出端电压小于第二预设电压阈值，第一数据传输电路将第一数据传输电路的另一端电压放电至零，此时第一寄存器写入低电平数据；若第一数据传输电路检测写数据处理电路6的输出端电压大于或等于第二预设电压阈值，第一数据传输电路的另一端电压保持为电源电压VDD，此时第一寄存器写入高电平数据。这样，图3所示的Nand闪存不仅可以读寄存器3数据，还可以对寄存器3写数据。

可选地，在本发明的一个实施例中，参照图3，数据传输电路2还可以包括：第二电压检测模块25，第二电压检测模块25的输入端与写数据处理电路6的输出端相连，若第二电压检测模块25检测写数据处理电路6的输出端电压小于第二预设电压阈值，第二电压检测模块25输出第二控制信号；第二开关模块26，第二开关模块26的控制端与第二电压检测模块25的输出端相连，第二开关模块26的第一端与第一充电控模块的第二端相连，第二开关模块26的第二端接地，当第二电压检测模块25输出第二控制信号时，第二开关模块26导通，第二开关模块26将第一数据传输电路的另一端电压放电至零。

可选地，在本发明的一个实施例中，参照图3，第二电压检测模块25可以包括：第二反相器I2，第二反相器I2的输入端与写数据处理电路6的输出端相连，第二反相器I2的输出端与第二开关模块26的控制端相连，第二反相器I2的控制端接收写数据处理电路6的写使能信号EN_WRT。其中，当写数据处理电路6接收写使能信号EN_WRT时，写数据处理电路6对寄存器3写数据。由于第二反相器I2需要从0翻转成1，因此，第二预设电压阈值可以小于或等于电源电压VDD的1/2。

可选地，在本发明的一个实施例中，参照图3，数据传输电路2还可以包括：第二控制模块27，第二控制模块27与第二开关模块26的控制端相连，当多个数据传输电路2的另一端电压和写数据处理电路6的输出端电压充电时，第二控制模块27控制第二开关模块26断开，以防止当多个数据传输电路2的另一端电压和写数据处理电路6的输出端电压充电时，第二开关模块26导通对第一数据传输电路的另一端电压放电。

可选地，在本发明的一个实施例中，参照图3，第二控制模块27可以包括：第二开关，第二开关的控制端接收充电使能信号的反信号PRE，第二开关的第一端分别与第二电压检测模块25的输出端和第二开关模块26的控制端相连，第二开关的第二端接地，当充电使能信号PREB有效时，第二开关导通。

可选地，在本发明的一个实施例中，参照图3，第二开关可以为第三NMOS管N3，第二开关模块26可以为第四NMOS管N4。

可选地，在本发明的一个实施例中，参照图2，读数据处理电路1可以包括第二PMOS管P2、与非门AND和第三反相器I3，写数据处理电路6包括第五NMOS管N5和或非门OR。其中，第二PMOS管P2的控制极接收充电使能信号PREB，第二PMOS管P2的源极接电源，第二PMOS管P2的漏极分别与第一数据通道4和第五NMOS管N5的漏极相连，与非门AND的第一输入端与第二PMOS管P2的漏极相连，与非门AND的第二输入端接收读使能信号EN_RD，第三反相器I3的输入端与与非门AND的输出端相连，第三反相器I3的输出端作为读数据处理电路1的输出端。或非门OR的第一输入端接收写使能信号EN_WRT，或非门OR的第二输入端接收写入数据，第五NMOS管N5的控制端与或非门OR的输出端相连，第五NMOS管N5的源极接地。

在本发明的一个实施例中，寄存器3的结构如图4所示。本发明实施例中，寄存器3包括但不仅限于图4所示的结构，读数据处理电路1和写数据处理电路6的结构包括但不仅限于图2所示的结构。

在本发明的一个实施例中，寄存器3的结构如图4所示，图2和图3所示Nand闪存的读寄存器3过程为：图2中第二PMOS管P2、图3中第一PMOS管P1的充电使能信号PREB＝0，将Q点电压、QS1点电压至QS8点电压充电为电源电压VDD，同时第一NMOS管N1将第二NMOS管N2关断，第三NMOS管N3将第四NMOS管N4关断。然后寄存器3的选择信号SELC和读使能信号EN_RD拉高。如果寄存器3中FLG＝0，如图5的读时序中虚线波形所示，FLG将离该寄存器3中最近的一个数据传输电路2的另一端电压QS*放电dv2的压差，第一反相器I1翻转并将第二NMOS管N2导通，使得Q点电压放电为零，图2中读数据处理电路1将Q点的电压值读出到输出端DOUT上。如果寄存器3中FLG＝1，如图5的读时序中实线波形所示，Q点电压维持为电源电压不放电，图2中读数据处理电路1将Q点的电压值读出到输出端DOUT上。

在本发明的一个实施例中，寄存器3的结构如图4所示，图2和图3所示Nand闪存的写寄存器3过程为：图2中第二PMOS管P2、图3中第一PMOS管P1的充电使能信号PREB＝0，将Q点电压、QS1点电压至QS8点电压充电为电源电压VDD，同时第一NMOS管N1将第二NMOS管N2关断，第三NMOS管N3将第四NMOS管N4关断。然后寄存器3的选择信号SELC和写使能信号EN_WRT拉高。如果写数据处理电路6的写入数据DIN＝0，如图6的写时序中虚线波形，使得Q点电压放电为零，第二反相器I2翻转并将第四NMOS管N4导通，使得离该寄存器3中最近的一个数据传输电路2的另一端电压QS*放电为零，从而寄存器3中FLG点被放电，寄存器3写入0。如果写数据处理电路6的写入数据DIN＝1，如图6的写时序中实线波形，FLG点不放电，寄存器3写入1。

本发明实施例的Nand闪存包括以下优点：设置Nand闪存包括读数据处理电路、多个数据传输电路、多个寄存器、第一数据通道以及第二数据通道，读数据处理电路的输入端与第一数据通道相连，寄存器的信号传输端与第二数据通道相连，数据传输电路的一端与第一数据通道相连，数据传输电路的另一端与第二数据通道相连，当读数据处理电路需要读多个寄存器中第一寄存器的数据时，多个数据传输电路的另一端电压和读数据处理电路的输入端电压充电为电源电压，当读数据处理电路读第一寄存器的数据时，若多个数据传输电路中第一数据传输电路检测第一寄存器的信号传输端电压小于第一预设电压阈值，即此时第一寄存器的信号传输端电压已通过第一寄存器放电至小于第一预设电压阈值，由于第一数据传输电路与第一寄存器距离最近，且第一寄存器的走线电容由第一寄存器至第一数据传输电路之间的走线产生，远小于第一寄存器至读数据处理电路的输入端之间的走线电容，因此，第一寄存器的走线电容大大减小，第一寄存器的信号传输端电压通过第一寄存器放电至小于第一预设电压阈值的时间也极大减小，由于第一数据传输电路与读数据处理电路的输入端之间的走线电容很小，第一数据传输电路可以将读数据处理电路的输入端电压快速放电至零。这样，实现了有效减小寄存器的信号传输端电压的放电时间，极大提高了读寄存器数据的速度，且Nand闪存仅需增加多个数据传输电路和第二数据通道，Nand闪存的面积小，有利于实现大容量高速小面积Nand闪存。

此外，Nand闪存还包括写数据处理电路，写数据处理电路的输出端分别与读数据处理电路的输入端和第一数据通道相连，当写数据处理电路需要对第一寄存器写数据时，多个数据传输电路的另一端电压和写数据处理电路的输出端电压充电为电源电压，当写数据处理电路对第一寄存器写数据时，若第一数据传输电路检测写数据处理电路的输出端电压小于第二预设电压阈值，第一数据传输电路将第一数据传输电路的另一端电压放电至零。这样，Nand闪存不仅可以读寄存器数据，还可以对寄存器写数据。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

本领域内的技术人员应明白，本发明实施例的实施例可提供为方法、装置、或计算机程序产品。因此，本发明实施例可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明实施例可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本发明实施例是参照根据本发明实施例的方法、终端设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理终端设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理终端设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理终端设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理终端设备上，使得在计算机或其他可编程终端设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程终端设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

尽管已描述了本发明实施例的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明实施例范围的所有变更和修改。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。

以上对本发明所提供的一种Nand闪存，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (10)

1.一种Nand闪存，其特征在于，所述Nand闪存包括读数据处理电路、多个数据传输电路、多个寄存器、第一数据通道以及第二数据通道，所述读数据处理电路的输入端与所述第一数据通道相连，所述寄存器的信号传输端与所述第二数据通道相连，所述数据传输电路的一端与所述第一数据通道相连，所述数据传输电路的另一端与所述第二数据通道相连，其中，

当所述读数据处理电路需要读所述多个寄存器中第一寄存器的数据时，所述多个数据传输电路的另一端电压和所述读数据处理电路的输入端电压充电为电源电压，当所述读数据处理电路读所述第一寄存器的数据时，若所述多个数据传输电路中第一数据传输电路检测所述第一寄存器的信号传输端电压小于第一预设电压阈值，所述第一数据传输电路将所述读数据处理电路的输入端电压放电至零；所述多个数据传输电路中所述第一数据传输电路与所述第一寄存器距离最近。

2.根据权利要求1所述的Nand闪存，其特征在于，所述数据传输电路包括：

第一充电控制模块，所述第一充电控制模块的控制端接收充电使能信号，所述第一充电控制模块的第一端接电源，所述第一充电控制模块的第二端与所述第二数据通道相连，当所述充电使能信号有效时，所述第一充电控制模块导通；

第一电压检测模块，所述第一电压检测模块的输入端分别与所述第一充电控制模块的第二端和所述第二数据通道相连，若所述第一电压检测模块的输入端电压小于所述第一预设电压阈值，所述第一电压检测模块输出第一控制信号；

第一开关模块，所述第一开关模块的控制端与所述第一电压检测模块的输出端相连，所述第一开关模块的第一端与所述读数据处理电路的输入端相连，所述第一开关模块的第二端接地，当所述第一电压检测模块输出所述第一控制信号时，所述第一开关模块导通。

3.根据权利要求2所述的Nand闪存，其特征在于，所述第一电压检测模块包括：

第一反相器，所述第一反相器的输入端分别与所述第一充电控制模块的第二端和所述第二数据通道相连，所述第一反相器的输出端与所述第一开关模块的控制端相连，所述第一反相器的控制端接收所述读数据处理电路的读使能信号。

4.根据权利要求2所述的Nand闪存，其特征在于，所述数据传输电路还包括：

第一控制模块，所述第一控制模块与所述第一开关模块的控制端相连，当所述多个数据传输电路的另一端电压和所述读数据处理电路的输入端电压充电时，所述第一控制模块控制所述第一开关模块断开。

5.根据权利要求4所述的Nand闪存，其特征在于，所述第一控制模块包括：

第一开关，所述第一开关的控制端接收所述充电使能信号的反信号，所述第一开关的第一端分别与所述第一电压检测模块的输出端和所述第一开关模块的控制端相连，所述第一开关的第二端接地，当所述充电使能信号有效时，所述第一开关导通。

6.根据权利要求2所述的Nand闪存，其特征在于，还包括写数据处理电路，其中，所述写数据处理电路的输出端分别与所述读数据处理电路的输入端和所述第一数据通道相连，当所述写数据处理电路需要对所述第一寄存器写数据时，所述多个数据传输电路的另一端电压和所述写数据处理电路的输出端电压充电为电源电压，当所述写数据处理电路对所述第一寄存器写数据时，若所述第一数据传输电路检测所述写数据处理电路的输出端电压小于第二预设电压阈值，所述第一数据传输电路将所述第一数据传输电路的另一端电压放电至零。

7.根据权利要求6所述的Nand闪存，其特征在于，所述数据传输电路还包括：

第二电压检测模块，所述第二电压检测模块的输入端与所述写数据处理电路的输出端相连，若所述第二电压检测模块检测所述写数据处理电路的输出端电压小于所述第二预设电压阈值，所述第二电压检测模块输出第二控制信号；

第二开关模块，所述第二开关模块的控制端与所述第二电压检测模块的输出端相连，所述第二开关模块的第一端与所述第一充电控模块的第二端相连，所述第二开关模块的第二端接地，当所述第二电压检测模块输出所述第二控制信号时，所述第二开关模块导通。

8.根据权利要求7所述的Nand闪存，其特征在于，所述第二电压检测模块包括：

第二反相器，所述第二反相器的输入端与所述写数据处理电路的输出端相连，所述第二反相器的输出端与所述第二开关模块的控制端相连，所述第二反相器的控制端接收所述写数据处理电路的写使能信号。

9.根据权利要求7所述的Nand闪存，其特征在于，所述数据传输电路还包括：

第二控制模块，所述第二控制模块与所述第二开关模块的控制端相连，当所述多个数据传输电路的另一端电压和所述写数据处理电路的输出端电压充电时，所述第二控制模块控制所述第二开关模块断开。

10.根据权利要求9所述的Nand闪存，其特征在于，所述第二控制模块包括：

第二开关，所述第二开关的控制端接收所述充电使能信号的反信号，所述第二开关的第一端分别与所述第二电压检测模块的输出端和所述第二开关模块的控制端相连，所述第二开关的第二端接地，当所述充电使能信号有效时，所述第二开关导通。

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