CN1720587A - 使用整合技术的组合式非易失性存储器 - Google Patents

Abstract

本发明公开了一种包含存储单元的组合式EEPROM及快闪存储器，该快闪存储单元的堆栈栅晶体管结合一选择晶体管形成一EEPROM存储单元，该选择晶体管足够小使得该EEPROM存储单元能够兼容于这些快闪存储单元的位线间距，促使两存储器组合成包含两存储单元的存储库，该EEPROM存储单元以字节为单位进行擦除，而快闪存储单元以区块为单位进行擦除，小选择晶体管具有小通道长度及宽度，在信道热电子(CHE)程序化作业时，可借助增加该选择晶体管的栅极电压及预充电位线来补偿。

Description

使用整合技术的组合式非易失性存储器

技术领域

本发明涉及一种半导体存储器，尤其涉及一种使用相同技术制造的单晶体管快闪存储器及双晶体管EEPROM存储器的组合式非易失性存储器，提供同时读写作业。

背景技术

许多电子应用需要将数据写入存储器，同时从存储器读取程序代码，许多系统使用可区块擦除快闪存储器及可字节擦除EEPROM存储器来执行这两种功能，该可区块擦除快闪存储器储存不常更新的程序代码，该可字节擦除EEPROM存储器储存常更新及自动写入控制的数据及参数，这使从快闪存储器读取程序代码时，数据得以同时写入EEPROM存储器。因为储存在系统中的数据及参数需要以一字节或一页的小单元为单位常常更新，数据最好是储存在可字节擦除EEPROM存储器内，使用EEPROM存储器来储存程序代码及数据并不是非常成本有效，这是因为EEPROM存储器具有大尺寸存储单元，而使用快闪存储器来储存程序代码及数据并不容易，这是因为快闪存储器缺少字节等级数据可更改性。由于快闪存储器阵列的架构，快闪存储器一次擦除一大区块数据64K×8，这种大区块擦除特性，执行字节等级数据更新是非常困难的，因此，有一种软件方法被提出用以模仿可字节擦除EEPROM存储器具有可区块擦除快闪存储器的架构，因此，需要一高度复杂的软件技术，这会引起严重的系统性能降低，有时会引起可靠性问题。

高度期望一快闪及EEPROM存储器整合在一单芯片上可降低成本、组件覆盖区及功率消耗并提供高性能，然而，因为快闪存储器及EEPROM存储器的存储单元结构及制程技术不同，组合这两种存储器在单一芯片上需要非常复杂制程流程，这并不是成本有效的。

美国专利第6,370,081号(Sakui，etal)揭示一种具有一个存储单元及二个将该存储单元夹在中间的选择晶体管的非易失性存储单元，一区块非易失性存储单元具有一条控制栅线，连接至一条控制栅线的非易失性存储单元形成一页(page)，一具有闩锁功能的感测放大器连接至一位线，在数据更改作业中，一页的存储单元数据被读取至该感测放大器，数据被感测及储存在该感测放大器后，即进行一页擦除，该感测放大器内数据的程序化是一页存储单元，在重复程序化之前，该感测放大器内的数据允许做字节或页数据程序化的更改。

美国专利第6,400,604号(Noda)揭示一种具有数据重复程序化模式的非易失性半导体存储器组件，该存储器具有一存储单元阵列及一依据页地址信号选定用以储存欲程序化至存储单元的一页数据的页缓冲器，该存储器更具有：一内部行地址产生电路，用以产生该页的行地址，输入页地址信号将储存在页缓冲区的数据传输至存储单元、一用以接收从内部行地址产生电路所产生的行地址的行译码器、以及一具有数据重复程序模式的控制电路，该数据重复程序模式擦除储存在依据页地址信号所选定的存储单元的一页数据、及程序化储存在页缓冲器的一页数据至所选定的存储单元。

美国专利第6,307,781号(Shum)提供一种双晶体管存储单元NOR结构的快闪存储器，浮置栅晶体管布置在选择晶体管与一关联位线之间，如图2A至图2C所示，该快闪存储器沉积在一三重井(triple well)内，且依据富尔诺罕穿隧机制(Fowler-Nordheim tunnel mechanism)作业，存储单元的程序化涉及载子从一通道区穿隧栅极氧化层至一浮置栅，而非从一漏区或源区穿隧至浮置栅。

美国专利第6,212,102号(Georgakos，et al.)阐述一种具有源极侧选择的双晶体管存储单元(two-transistor memory cells)的EEPROM存储器，程序化存储单元所需的电压经由一源线传输。

美国专利第6,266,274号(Pockrandt，et al.)是关于一种非易失性双晶体管存储单元，其具有一N型通道选择晶体管及一N型信道存储晶体管，该存储单元的驱动电路包括一P型信道传输晶体管，一传输信道连接于该存储单元前的列线。

美国专利第6,174,759号(Verhaar，et al.)揭示一种EEPROM存储单元，其发有一个类似于图2A至图2C所描述的选择晶体管的高压晶体管，与n型井布值不同，p型通道高压晶体管大都是借助与p型信道逻辑晶体管相同制程步骤制成的，因此，制程步骤数受限制。

美国专利第6,326,661号(Dormans，et al.)描述一种浮置栅存储单元，其在控制栅与浮置栅之间具有大电容耦合，该控制栅电容耦合于浮置栅上大致呈平面部份及至少面对源区及漏区的浮置栅侧壁部份，且终止于选择栅上大致呈平面部份的上方，此专利提供一半导体组件，其在该存储单元的控制栅与浮置栅之间具有大电容耦合，因此增加耦合系数。

美国专利第5,748,538号(Lee，et al.)的发明与本发明相同，其描述一种具有位偏压写入能力的快闪存储器的OR平面存储单元阵列，一EEPROM存储单元阵列包括排列成行与列的非易失性存储单元，在相同存储区块(memory block)内的非易失性存储单元的源区通过一控制栅连接至一主源线，同样地，相同存储区块内的非易失性存储单元的漏区连接至一主位线，在行方向上分开的源区与漏区设计成一位偏压写入能力，一被选非易失性存储单元的写入(如擦除或程序化)是以富尔诺罕穿隧方法来实现的，这是因为程序化或擦除禁止电压施加于未被选非易失性存储单元。

发明内容

本发明的目的是要提供一种非易失性存储器技术、存储单元结构、阵列架构及允许使用单一技术制造快闪存储器阵列及EEPROM存储器阵列在单一芯片上的作业。

本发明的另一目的是要组合快闪存储单元的堆栈栅及一选择晶体管，形成一双晶体管EEPROM存储单元。

本发明的又一目的是提供一双晶体管存储单元，其相对于该快闪存储器阵列的位线间距，具有足够小的覆盖区。

本发明的再一目的是在信道热电子(Channel Hot Electron，CHE)程序化作业时，要将该EEPROM存储单元的选择晶体管的栅极施以偏压至足够高的电压，该选择晶体管足够小使得该EEPROM存储单元覆盖区能够容置于这些快闪存储器阵列的位线间距。

本发明的另一目的是要将EEPROM存储单元建构成页内的字节，每一字节具有一公用字符线WL、选择栅SG、源线SL及8条位线的8个双晶体管EEPROM存储单元。

本发明的另一目的是要将EEPROM存储器阵列建构成横向页或纵向页。

本发明的另一目的是要提供一字节字符线译码器，以选择横向页、纵向页或随机选择次序页的组成字节的EEPROM存储单元。

本发明的另一目的是要建构一区块单晶体管快闪存储器阵列，其具有一比已知组件小的分割位线组件，其中该分割位线组件是一种N型信道组件，可做成相同或稍大于本发明双晶体管EEPROM存储单元的选择晶体管。

本发明的另一目的是要应用相同的信道热电子(CHE)程序化及富尔诺罕穿隧擦除(FN channel-erase)方法于单晶体管快闪存储单元及双晶体管EEPROM存储单元。

本发明的另一目的是要将连接于一条公用位线的这些快闪存储单元及这些EEPROM存储单元建构在相同行地址空间。

本发明的进一步目的是要将这些EEPROM存储单元建构成多个阵列，每一阵列包含一字节字符线译码器，且多个阵列共享相同行地址空间的位线。

本发明的进一步目的是要提供EEPROM存储阵列与快闪存储阵列之间的同时读写作业，其中该EEPROM存储阵列允许一个字节、页及芯片写入，快闪存储阵列允许一个区块及芯片写入。

为了实现上述目的，本发明提供一种非易失性存储器阵列，包括：多个快闪存储单元结合多个EEPROM存储单元形成一非易失性存储器；这些快闪存储单元建构成多个区块；这些EEPROM存储单元建构成多个字节；及控制这些快闪存储单元及这些EEPROM存储单元以提供一同时读写能力，其中该写入作业包括一擦除作业及一程序化作业。

本发明还提供一种同时读写非易失性存储器，包括：(a)一种形成EEPROM存储单元的装置，该EEPROM存储单元可缩放且可与由快闪存储单元所构成的快闪存储器的位线间距兼容；(b)一种使用该EEPROM存储单元形成字节可寻址EEPROM存储器阵列的装置；(c)一种由该快闪存储单元形成区块可寻址快闪存储器阵列的装置；及(d)一种建构该EEPROM存储器阵列及该快闪存储器阵列的装置，允许同时读写作业，其中该写入作业包括一擦除作业及一随后的程序化作业。

本发明又提供一种用于未被选EEPROM存储单元的预充电方法，以防止程序化作业时击穿，包括：(a)施加一大约等于预充电电压的第一电压于一连接于多个EEPROM存储单元的被选位线；(b)施加一大于该预充电电压的第二电压于该多个EEPROM存储单元中的未被选EEPROM存储单元的选择晶体管的栅极；及(c)一短暂时间延迟后，施加0V于该选择栅极，以关闭选择晶体管，留下该预充电电压在这些未被选EEPROM存储单元的选择晶体管的源极扩散区上。

本发明又提供一种EEPROM存储单元的擦除方法，包括：(a)重设字节标记及数据缓冲器为逻辑零；(b)加载新数据至一数据缓冲器；(c)决定是否需要擦除验证；(d)若不需要该擦除验证，则选择深擦除；(e)若需要该擦除验证，则施加迭代擦除。

本发明又提供一种EEPROM存储单元的程序化方法，包括：(a)选择一第一地址；(b)传输数据至一程序化缓冲器；(c)决定是否需要程序验证；(d)若不需要该程序验证，则选择一深程序化作业，以程序化一被选存储单元；(e)若需要该程序验证，则施加迭代程序化作业，以程序化该存储单元。

本发明又提供一种由双晶体管EEPROM存储单元所构成的存储器阵列，包括：(a)一双晶体管存储单元，包含一选择晶体管及一储存晶体管；(b)一EEPROM存储器阵列，由多个这些双晶体管存储单元组成多个存储页中的多个存储字节所形成；(c)一选择栅信号，用以从这些多个存储字节中选择一存储字节；(d)该选择栅信号选择一连接至该被选存储字节的源线的源线信号；及(e)源线连接至电性浮置的未被选存储字节。

本发明再提供一种纵向EEPROM存储器阵列，包括：(a)一行双晶体管存储单元排列成多列字节宽段，其中每一字节宽段可分开寻址；(b)一字节字符线译码器，位在该行的一端，连接至这些字节宽段的一字符线；(c)这些双晶体管存储单元排列成多行字节宽段的一阵列，其中每一行包含该字节字符线译码器。

本发明再提供一种横向EEPROM存储器阵列，包括：(a)一列双晶体管存储单元排列成多段字节宽段，其中这些多段字节宽段的每一字节宽段可分开寻址；(b)一位在该列的一端的字节字符线译码器，从该字节字符线译码器连接至该列每一字节宽段的一字符线；及(c)这些字节宽段排列成多列的一阵列，其中每一列包含一字节字符线译码器。

本发明再提供一种字节字符线译码器，包括：(a)一译码装置，用以选择一储存在一EEPROM存储器阵列内的字节字符数据；(b)一内接线装置，用以将该译码装置连接至该存储器阵列的多条字节字符线；及(c)一布线装置，用以布置该内接线装置在位于一位线金属层上方的多层金属层上。

也就是说，本发明提供一整合技术，据此一EEPROM存储单元已经逐步形成将一快闪存储单元的非易失性储存组件纳入该EEPROM存储单元中，该EEPROM存储单元也包含一选择晶体管，其尺寸需使该EEPROM存储单元能够容置于该快闪存储单元的位线间距内，这可借助降低该选择晶体管的尺寸来实现，其导致需使用一高于正常程序化电压在该选择晶体管的栅极上，预充电连接该非易失性储存组件的节点及该EEPROM存储单元的选择晶体管、或提供每一字节一虚拟接地，以避免选择晶体管崩溃，预充电电压或虚拟接地源反抗连接于被选行的未被选存储单元的高位线电压，如此，选择晶体管的压差(Vds)会小于浮置栅存储单元的压差(Vds)，因此，较短通道长度的该选择晶体管可做得小于或等于信道热电子(CHE)程序化作业所需的浮置栅组件的信道长度。

借助使该EEPROM存储单元与该快闪存储器阵列的位线间距兼容，一个或若干个EEPROM存储器阵列可和快闪存储器阵列组合，使得两者共享位线地址空间，该EEPROM存储器阵列由一页内的可字节寻址组件所组成，该页可排列成横向的字符线方向、或纵向的位线方向、或随机在位线及字节字符线方向上的一页字节。

多个EEPROM存储器阵列建构在一起，在一存储库内可与一快闪存储器阵列共享位线地址空间，或不与一快闪存储器阵列共享位线地址空间，存储库多任务器连接及数据至多个存储库，使不同存储库中的存储器阵列间得以同时执行读和写、读和读、写和写，因此，一快闪存储器阵列的读取可和一EEPROM存储器阵列的写入同时执行，反之亦然，同样地，多个快闪存储器阵列或多个EEPROM存储器阵列亦可执行同时作业。

附图说明

图1A显示本发明单晶体管快闪存储单元的示意图；

图1B显示本发明双晶体管EEPROM存储单元的示意图；

图2A及图2B显示本发明双晶体管EEPROM存储单元沿着一段位线的连接的示意图；

图2C显示图2A及图2B的本发明双电晶晶体EEPROM存储单元的各种不同程序化策略的电压表；

图3A显示本发明双晶体管EEPROM存储器阵列中的一部份的示意图，一字节宽行存储单元具有一字节字符线译码器及一共享源线；

图3B显示本发明双晶体管EEPROM存储器阵列中的一部份的示意图，具有一字节字符线译码器及一相邻字节之间的共享源线结构；

图3C显示本发明双晶体管EEPROM存储器阵列中的一部份的示意图，具有一字节字符线译码器及一各自分开的源线结构；

图4A显示本发明双晶体管EEPROM存储器阵列中的一部份的示意图，具有一字节字符线译码器及使用横向写入页；

第四B图显示本发明双晶体管EEPROM存储器阵列中的一部份的示意图，具有一字节字符线译码器及使用纵向写入页；

图5显示本发明从一页数据缓冲器将数据写入一分割成字节的横向页内的数据映像图；

图6A显示本发明从一页数据缓冲器将数据写入一分割成字节的纵向页内的数据映像图；

图6B显示本发明从一页数据缓冲器将数据随机地写入分割成字节的纵向页内的数据映像图；

图7显示本发明共享相同位线设施的EEPROM存储器阵列及快闪存储器阵列的组合的方框图；

图8显示本发明各自分开的EEPROM存储器阵列及快闪存储器阵列的方框图，具有一共享数据总线及各自分开的寻址结构；

图9显示一已知典型组合式非易失性存储器的方框图，具有多个参数区块的EEPROM存储器，并结合多个快闪存储库；

图10显示本发明双晶体管EEPROM存储器阵列及单晶体管快闪存储器阵列的方框图，以各自分开的存储库执行同时读取和写入作业，EEPROM存储器及快闪存储器之间并无共享位线；

图11显示本发明双晶体管EEPROM存储器阵列及单晶体管快闪存储器阵列的方框图，在相同的存储库共享位线，以执行同时读取和写入作业；

图12显示本发明多EEPROM存储库及多快闪存储库的方框图，有各自分开的位线以执行多同时读取和写入作业；

图13显示本发明多存储库的方框图，每一存储库包含EEPROM存储器阵列及快闪存储器阵列，共享位线以执行同时读取和写入作业；

图14显示本发明EEPROM存储器阵列擦除方法的流程图；

图15显示本发明EEPROM存储器阵列程序化方法的流程图；

图16显示连接于本发明双晶体管存储单元阵列的行字节段的字节字符线译码器第一种布置图；

图17显示连接于本发明双晶体管存储单元阵列的行字节段的字节字符线译码器第二种布置图；

图18显示以行方式连接于本发明双晶体管存储单元阵列的字节段的字节字符线译码器第三种布置图；

图19显示第一种一行字节宽存储器段及用以连接于该存储器段的金属层的截面图；

图20显示第二种一行字节宽存储器段及用以连接于该存储器段的金属层的截面图；

图21显示连接于本发明双晶体管存储单元阵列的列字节段的字节字符线译码器第一种布置图；

图22显示连接于本发明双晶体管存储单元阵列的列字节段的字节字符线译码器第二种布置图；

图23显示第一种一列字节宽存储器段及用以连接于该存储器段的金属层的截面图；及

图24显示第二种一列字节宽存储器段及用以连接于该存储器段的金属层的截面图。

其中，附图标记说明如下：

MC存储单元            10堆栈栅晶体管

SL源线                BL位线

WL字符线              STx 11选择晶体管

SG选择栅线、选择栅    M1a、M2a、M3a、M4a选择晶体管

M1b、M2b、M3b、M4b存储单元、堆栈栅晶体管

SG1、SG2、SG3、SG4选择栅线、选择栅

WL1、WL2、WL3、WL4字符线

SL1、SL2源线          SL1a、SL1b、SL2a、SL2b源线

WL(0)～WL(k)字符线    BYTE(0)～BYTE(k)字节

SD(j)字符线选择电压   SB(0)～SB(k)译码器信号

M0b～M7b储存晶体管    BL(0)～BL(7)位线

SG(0)～SG(k)选择栅线、选择栅

M10、M20源线选择晶体管

SL(0)～SL(3)源线

M0a～M7a选择晶体管    M0m～M7m选择晶体管

M0n～M7n储存晶体管    PAGE(0)、PAGE(1)～PAGE(k)横向页

BLa(0)～BLa(7)、…、BLn(0)～BLn(7)位线

SLa～SLn源线           PAGE(0)～PAGE(m)纵向页

SG(0)～SG(k)选择栅信号 BYTE(0)～BYTE(m)字节

WLi+1～m、WLi+1～l金属线群组

WLi字符线              WLk字符线

WLm字符线              GWL(i)总体字符线

GWL(k)总体字符线       GWL(m)总体字符线

WL0～k束               WLk+1～i束

WLi+1～m束             M1第一金属层

M2第二金属层           M3第三金属层

M4第四金属层           M5第五金属层

M6第六金属层           PSUBP型基板

STI浅沟隔绝            poly2第二多晶硅层

BL0～BL7位线           SB0～SBk译码器信号

BL0(0)～BL0(7)位线     Byte0第一字节

BL1(0)～BL1(7)位线     Byte1第二字节

BLk(0)～BLk(7)位线     ByteK第(k+1)字节

GWL总体字符线信号      SB(0)～SB(k)译码器信号

WL(0)、WL(1)～WL(k)字符线

30所有字节标记及数据缓冲器设定为逻辑零

31数据加载数据缓冲器    32a需要擦除验证

32b不需擦除验证         33擦除

34擦除验证              40选择第一存储单元

41数据缓冲器、传输数据至程序缓冲器

42程序验证              42a需要程序验证

42b不需程序验证         43程序化被选存储单元、施加程序脉冲

44程序验证              44a符合规格

44b不符规格             45存储单元

46增量地址、下一存储单元

47深程序脉冲            201高压产生器

202、203译码器          204地址总线

205快闪存储器阵列EEPROM存储器阵列

206快闪存储器阵列EEPROM存储器阵列

207、208Y通过栅         209、300感测放大器与程序缓冲器

301、302数据输入/输出缓冲器

303、304控制电路        305数据总线

306页数据缓冲器         401高压产生器

402页缓冲器             403EEPROM存储器阵列

404快闪存储器阵列       405、406X-译码器

407Y通过栅              408感测放大器与程序缓冲器

409数据输入/输出缓冲器  410控制电路

411Y-译码器             412字节字符线译码器

500读取地址缓冲器       501写入地址缓冲器

502存储库多任务器       502a存储库多任务器

502b存储库多任务器      503存储库bank(0)、bank(1)～bank(n)

Param(0)a～ Param(m)a、Param(0)b～Param(m)b参数区块

504Y-通过栅            504aY-通过栅

504bY-通过栅           505存储库多任务器

506字节/页缓冲器及感测放大器

507数据输入缓冲器        508感测放大器

509数据输出缓冲器        510 EEPROM存储器阵列、存储库

511存储库bank(0)         512存储库bank(n)

510a、511a、512a存储库   510b、511b、512b存储库

具体实施方式

图1A显示本发明快闪存储单元MC的示意图，形成该存储单元的堆栈栅晶体管10具有一连接于一源线SL的源扩散区及一连接于一位线BL的漏扩散区，该堆栈栅晶体管的控制栅连接于一字符线WL，本发明的快闪存储单元可借助降低第二多晶硅层与浮置栅的耦合系数及增加字符线电压以维持相同程序化栅极电压而制作得较小，快闪存储单元的擦除及程序化条件如表一所示。

                                          表一

电压	BL	WL	SL	区块(bulk)	方法(scheme)
						擦除	0	-18V	0	0	富尔诺罕穿隧(FN channel)
程序化	+5V	+10V	0	0	信道热电子(CHE)

图1B显示本发明双晶体管EEPROM存储单元的示意图，快闪存储单元及EEPROM存储单元已完全描述于美国暂时性申请号60/426,614内，用在快闪存储单元MC的堆栈栅晶体管10串联一选择晶体管STx 11，该选择晶体管STx的漏扩散区连接于一位线BL，该堆栈栅晶体管10的源扩散区连接于一源线SL，该堆栈栅晶体管10的控制栅连接于一字符线WL，而EEPROM存储单元的选择晶体管11的栅极连接于一选择栅线SG，使用快闪存储器MC结合一小型选择晶体管STx的方式，使得该EEPROM存储单元能够在与快闪存储单元MC相同间距内使用位线，使快闪存储器阵列及EEPROM存储器阵列容易组合在一芯片上，使用由位线所提供的相同地址空间，该选择晶体管的较小尺寸借助增加选择栅SG电压来补偿，具有一通道长度小于或等于堆栈栅存储单元的信道长度的该选择晶体管容许适当电流借助信道热电子注入法(CHE)使该存储单元MC容易程序化，在本发明中，EEPROM存储单元的位线BL电压大约为6V，大于快闪存储单元的漏区电压5V，因高电流通道热电子程序化使得跨越选择晶体管STx的压差小于1伏特，EEPROM存储单元的擦除及程序化条件如表二所示。

                                   表二

电压	BL	WL	SL	SG	区块(bulk)	方法(scheme)
							擦除	0	-18V	0	+3V	0	富尔诺罕穿隧(FN channel)
程序化	+6V	+10V	0	+18V	0	信道热电子(CHE)

图2A及图2B显示本发明双晶体管EEPROM存储单元沿着一段位线BL的连接示意图，EEPROM存储单元中的每一个存储单元包含一选择晶体管M1a、M2a、M3a、M4a及一堆栈栅晶体管M1b、M2b、M3b、M4b，该选择晶体管的栅极连接于选择栅线SG1、SG2、SG3、SG4，该堆栈栅晶体管的栅极连接于字符线WL1、WL2、WL3、WL4，在每一存储单元中，选择晶体管M1a、M2a、M3a、M4a的漏区连接于位线BL，堆栈栅晶体管M1b、M2b的源区连接于源线SL1，堆栈栅晶体管M3b、M4b的源区连接于源线SL2，因此，图2A所示的存储单元成对地连接于一源线，包含选择晶体管M1a及堆栈栅晶体管M1b的存储单元称为被选存储单元，其程序化电压列表如图2C所示，图2B所示的结构不同于图2A，因为相邻两存储单元有各自分开的源线SL1a、SL1b及SL2a、SL2b，该各自分开的源线允许独立源线电压施加于在一行上的相邻存储单元，这使被选存储单元的一字节宽度的源线得以连接于接地，而未被选存储单元的源线浮置如图2C所示的第四种程序化条件，图2A及图2B仅显示本发明EEPROM存储单元阵列的一被选字节中的一条位线。

图2C显示图2A中的结构的各种不同程序化方法，所示的电压只是实施例，并不必然代表真正值，对第一种程序化方法而言，位线BL连接大约+6V，源线SL1、SL2连接0V，被选存储单元的选择栅SG1连接大约+18V，字符线WL1连接大约+10V，所有其它的字符线WL2、WL3、WL4及选择栅SG2、SG3、SG4、以及源线SL2连接0V，以抑制未被选存储单元受程序化干扰，在程序化作业中，为了避免任何漏电流流经未被选EEPROM存储单元如选择晶体管M2a、M3a、M4a，在第一种程序化作业中，EEPROM存储单元的所有临界电压Vt设计为正电压，字符线WL2、WL3、WL4上的栅极接地，无预充电位线，第一种程序化的优点是EEPROM存储单元阵列简单，缺点是擦除作业后，修正负存储单元的临界电压回到正电压的电路及控制流程复杂，包括时间长及耗电。

除了在程序化作业前，被选位线需要2V预充电之外，第二种程序化的正临界电压的存储单元的条件与第一种程序化相同，位线预充电可避免该选择晶体管STx的任何冲穿效应(punch-through)，而得到较佳的可靠性。

对第三种、第四种及第五种程序化而言，EEPROM存储单元的临界电压Vt可为正或负，但在程序化作业前，需要位线预充电，在第三种程序化中，一负电压-3V施加于所有未被选字符线WL2、WL3、WL4上，以关闭因冲穿效应而流经选择晶体管STx M2a、M3a、M4a、以及预充电至被选位线前，流经可能负临界电压的存储单元M2b、M3b、M4b的位线漏电流，第五种程序化与第三种程序化不同，其施加一接地电压于具有源线反偏压2V的未被选字符在线，以关闭流经可能负临界电压的存储单元M2b、M3b、M4b的位线漏电流(若该临界电压不低于-2V)，被选源线SL1仍偏压接地，以对被选存储单元M1b进行适当的信道热电子程序化，第五种程序化的缺点是需用源线译码器区别被选源线与未被选源线之间的源线电压，第四种程序化是本发明的较佳方法，避免位线预充电的复杂性及源线译码器的额外负担，该源线译码器通过借助一选择栅信号栅控的晶体管将该未被选源线浮置及将该被选源线接地。

接着继续参考图2C，因为EEPROM存储单元的选择栅晶体管Stx要制作得很小，使其能够配适容置在一类似堆栈栅晶体管M1b、M2b、M3b、M4b的快闪堆栈栅存储单元的位线间距的小覆盖区(footprint)，所以通道长度要做短一点，以达到小通道宽度，然而，由于热电子程序化作业时，施加在被选位线BL上的+6V，而导致一栅极通过未被选晶体管M2a、M3a、M4a协助崩溃，使得该选择栅晶体管有位线漏电流的危险，为了克服崩溃危险，一预充电电压大约+2V加在选择晶体管M2a、M3a、M4a的源扩散区，对第三种、第四种及第五种程序化的存储单元的临界电压Vt容许为负而言，这可借助施加3V以上的电压于选择栅SG1、SG2、SG3、SG4上、施加2V于位线BL、字符线WL1、WL2、WL3、WL4接地、及源线SL1、SL2接地来实现，在第一种及第二种程序化中，若该存储单元的临界电压Vt为负，且该存储单元的栅极接地，当热电子程序化作业时，选择晶体管STx有冲穿效应时，该存储单元仍有漏电流导通，注意：即使当该存储单元的栅极接地，若该存储单元的临界电压Vt为负时，漏电流仍不能关闭，仅当该存储单元的临界电压Vt为正时，栅极接地，漏电流方得以避免，一种关闭漏电流的可能方法是，当存储单元的临界电压Vt为负，且栅极接地，存储单元的源极浮置。

预充电位线电压降低选择晶体管STx的压差(Vds)至大约4V，这是因漏区6V及源区2V之差的缘故。这压差(Vds)4V低于堆栈栅存储单元M1b、M2b、M3b、M4b的压差(Vds)5V，因此，选择晶体管Mna(M1a、M2a、M3a、M4a)的通道长度可做得比堆栈栅存储单元Mnb(M1b、M2b、M3b、M4b)小或相等。

为了预充电一存储单元，位线BL连接一电压大约等于所期望的预充电电压，然后，未被选存储单元的选择栅SG2、SG3、SG4连接一大于所期望的预充电电压加上一临界电压的电压，一短暂时间之后，大约100奈秒(ns)，选择栅SG2、SG3、SG4的电压回到0V，当堆栈栅存储单元M1b、M2b、M3b、M4b偏压在一不导通状态下，预充电电压陷位在选择晶体管的源区。

图3A显示分成多个字节单元BYTE(0)～BYTE(k)的本发明可字节擦除的EEPROM存储器阵列的一部份，每一字节单元的字符线WL(0)～WL(k)连接于沿着位线方向(Y-方向)走线的纵向金属线，再连接于一位在该阵列上方的字节字符线译码器，字节Byte(0)～Byte(k)形成一页(Page)，多页可沿着X-方向布置形成任何密度的EEPROM存储器阵列，应该注意的是：字节字符线译码器可选择多条字符线中的任一条来执行读取、擦除、或程序化作业，该阵列具有一真正可字节擦除的能力。图3A的阵列是一种完全特征的FLOTOX型EEPROM阵列置换，一页中的字节Byte(0)～Byte(k)的所有源线都连接至一纵向金属源线SL，因此，在程序化作业时，所有源线都将施加相同电压。

接着继续参考图3A，字节字符线译码器位在一位于一深N型井内的P型井内，至被选字符线WL(0)～WL(k)的字符线选择电压SD(j)由译码器以译码器信号SB(0)～SB(k)进行栅控，由SB(0)所选定的字符线WL(0)连接至字节Byte(0)的储存晶体管M0b～M7b的控制栅极上，同样地，由SB(k-1)所选定的字符线WL(k-1)连接至字节Byte(k-1)的储存晶体管M0n～M7n的控制栅极上，一选择栅SG(0)信号选择通过选择晶体管M0a～M7a而被连接至储存晶体管的位线BL(0)～BL(7)，同样地，一选择栅信号SG(k-1)选择通过选择晶体管M0m～M7m而被连接至储存晶体管的位线BL(0)～BL(7)。

图3B显示第二种较佳可字节擦除的EEPROM存储器阵列，其分成多个字节单元Byte(0)～Byte(k)，在这实施例中，具有一各自分开的源线结构，每一两相邻字节共享一条源线SL(0)，以节省布置面积，每一条源线SL(0)和其它源线分开，且由额外晶体管译码，另一方面，包括字符线分开及字节字符线译码器的所有其它阵列结构保持和前述实施例相同。

接着继续参考图3B，加入一条走线在位线方向上的额外源线SL，以协助每一字节源线的译码及控制，每一字节的源线SL(0)通过源线选择晶体管M10、M20连接于源线SL，源线选择晶体管的栅极连接于适当的译码信号如每一字节的选择栅SG(0)～SG(k)信号，当程序化一被选字节时，该字节的选择栅信号施加一高电压如+18V，以导通该字节的每一位在线的选择晶体管，且亦导通该源线选择晶体管，这使得连接于纵向金属源线SL的该被选字节的源线提供0V至被选源线，进行信道热电子程序化，因为所有未被选存储单元的选择栅SG(0)～SG(k)施加0V，以关闭该未被选字节的选择晶体管，其亦关闭该未被选字节的源线选择晶体管，这将引起该未被选字节的源线浮置，且使得这实施例实现较佳偏压条件如图2C的第四种程序化所示。

图3C显示另一种较佳可字节擦除的EEPROM存储器阵列，其分成多个字节单元Byte(0)～Byte(k)，这实施例具有各自分开的源线，因此，阵列中每一字节有其各自独立的源线，这提供一完全分开的源线结构，使得每一字节的源线电压可独立施加较佳的偏压条件，另一方面，包括字符线分开及字节字符线译码器的所有其它阵列结构保持和前述实施例相同。例如：每一字节的源线SL(0)～SL(3)通过源线选择晶体管M10、M20连接于源线SL，源线选择晶体管的栅极连接于适当选择栅SG(0)～SG(k)译码信号，当程序化一被选字节时，该被选字节的选择栅SG(0)～SG(k)施加一高电压如+18V，以导通该字节的每一位在线的选择晶体管，同时，这电压亦导通连接于选择栅信号的源线选择晶体管M10、M20，这使得连接于纵向金属源线SL的该被选字节的源线提供0V至被选源线，进行信道热电子程序化，因为所有未被选存储单元的选择栅施加0V，以关闭该未被选字节的选择晶体管M0m～M7m，其亦关闭该未被选字节的源线选择晶体管，这将引起该未被选字节的源线浮置，且使得这实施例实现较佳偏压条件如图2C的第四种程序化模式所示。

图4A显示本发明双晶体管EEPROM存储器阵列中的一部份，其以第一种及第二种程序化作业模式为基础，该阵列建构成横向页PAGE(0)、PAGE(1)～PAGE(k)，一字节字符线译码器从每一页的字节段中选择EEPROM存储单元，选择栅线SG(0)、SG(1)、…、SG(k)从一页中选择所有EEPROM存储单元的选择栅，位线BLa(0)～BLa(7)、…、BLn(0)～BLn(7)连接存储器阵列中一行上所有的存储单元，一纵向源线SLa～SLn连接于每一字节宽行的存储单元的源线，在一被选横向页中的任意个字节可以被选定，以自动计时控制方式写入。

图4B显示本发明EEPROM存储器阵列中的一部份，该阵列建构成位线方向的纵向页PAGE(0)～PAGE(m)，以第一种及第二种程序化作业模式为基础，一页即为一行字节宽的存储单元，每一字节宽的存储单元连接八条位线BLa(0)～BLa(7)、…、BLn(0)～BLn(7)，该字节字符线译码器从每一页中选择一字节宽的存储单元，且选择栅线SG(0)～SG(k)连接至纵向页之间的字节宽的存储单元，在一被选纵向页中的任意个字节可以被选定，以自动计时控制方式写入。

不像图3A-3C，图4B显示本发明EEPROM存储器阵列中的一部份，该阵列建构成纵向页，具有一连接于纵向页之间的字节宽存储单元的虚拟接地源线的特征，这可借助增加一N型信道组件来实现，其具有连接于每一单一字节的共享源线的N型信道组件的漏极及接地的N型信道组件的源极，例如：在第一列中被选字节的源线通过N型信道组件偏压接地，当第四种程序化作业模式时，在横向页或纵向页中，施加Vdd至选择栅线SG(0)、并借助施加接地于其余选择栅线SG(k)使得其余源线浮置。

图5是图4A所示的横向页译码架构图，显示通过具有闩锁的Y-译码器(Y-decoder)的每一输出从一页数据缓冲器将数据写入一分割成字节的横向页内的映像图，具有闩锁的X-译码器(X-decoder)的每一输出允许单独选择一列EEPROM选择栅，实际上，字节字符线译码器位在阵列的下面是本发明的一种配置选择，横向页PAGE(0)～PAGE(k)包含在一EEPROM阵列中，每一页包含m+1个字节BYTE(0)～BYTE(m)，若页PAGE(3)被选，借助施加Vdd于PAGE(3)的选择栅SG(3)及施加接地电压于其它页PAGE(0)、PAGE(2)、PAGE(4)～PAGE(k)的选择栅，X-译码器将译码页PAGE(3)，Y-译码器及字节字符线译码器将译码页PAGE(3)中的每一字节，X-译码器、字节字符线译码器及Y-译码器的闩锁将设定为存储自动计时写入作业的被选字节数，因此，储存在页数据缓冲区的数据可写至页中相对应的字节位置，应该注意的是：对平行擦除作业而言，X-译码器、Y-译码器及字节字符线译码器可包含闩锁电路，以提供多字节字符线及位线的多重选择。

图6A是图4B所示的纵向页译码架构图，显示通过具有闩锁的Y-译码器(Y-decoder)的每一输出从周围的页数据缓冲器将数据写入一分割成字节的纵向页内的映像图，实际上，字节字符线译码器位在阵列的下面是另一种配置选择，纵向页PAGE(0)～PAGE(m)包含在一EEPROM阵列中，每一页包含k+1个字节BYTE(0)～BYTE(k)，若页PAGE(3)被选，Y-译码器将译码页PAGE(3)，X-译码器及字节字符线译码器将译码页PAGE(3)中的每一字节，因此，页数据缓冲区的数据可写至纵向页PAGE(3)中相对应的字节位置，X-译码器、Y-译码器及字节字符线译码器可包含闩锁电路，以提供多字节平行擦除作业。

图6B是显示字节数据写入随机页内的译码架构图，显示通过具有闩锁的Y-译码器(Y-decoder)的每一输出从周围的页数据缓冲器将字节数据分散地写入分割成字节的多个纵向页内的随机页数据映像图，实际上，字节字符线译码器位在阵列的下面是另一种配置选择，纵向页PAGE(0)～PAGE(m)包含在一EEPROM阵列中，每一页包含k+1个字节BYTE(0)～BYTE(k)，Y-译码器将译码包含欲被程序化字节的页，X-译码器及字节字符线译码器将译码纵向页PAGE(0)～PAGE(m)中欲被程序化的每一字节，因此，页数据缓冲区的数据可写至随机页中相对应的字节，X-译码器、Y-译码器及字节字符线译码器可包含闩锁电路，以提供多字节平行擦除作业。

图7显示一种本发明组合式双晶体管EEPROM及单晶体管快闪非易失性存储器，其使用一整合单元结构、及程序化与擦除方法，该EEPROM存储器阵列及该快闪存储器阵列共享相同的位线设施，包括Y-译码器(YDEC)、位线选择(Y通过栅(Y-PASS-GATE))、感测放大器与程序缓冲器(SA/PGMBUFFER)、数据输入/输出缓冲器(Dara I/O buffer)、及高压产生器(high voltagegenerator)，各自分开的X-译码器使用于EEPROM存储器阵列及快闪存储器阵列。

继续参考图7，EEPROM存储器阵列403及快闪存储器阵列404垂直堆栈在一起，共享通过Y通过栅407连接于感测放大器与程序缓冲器408的位线，数据通过数据输入/输出缓冲器409传输至感测放大器与程序缓冲器408或从感测放大器与程序缓冲器408传输出来，地址提供给X-译码器405、406及Y-译码器411分别用以EEPROM存储器及快闪存储器的不同字符线寻址，字节字符线译码器(BYTE-WL DECODER)用于选择EEPROM存储器的字节字符，EEPROM存储器及快闪存储器的擦除及程序化作业需要在芯片上高压充电，高压产生器401连接擦除及程序化作业所需的高压于页缓冲器(pagebuffer)402、X-译码器405、406及感测放大器与程序缓冲器408，页缓冲器402连接至字节字符线译码器412，以提供一字节宽数据至一页中的被选字节，连接至控制电路410的芯片允许(chip-enable，CE)及输出允许(output-enable，OE)被分配至个别的存储器阵列，以避免读取作业时数据竞争，同样地，写入允许(write-enable，WE)也连接至控制电路410，因为中央处理单元不会同时从两个不同的存储器读取数据，所以地址线及数据线可由两个非易失性存储器共享，快闪存储器用于储存程序代码或数据，且以页或区块为单位擦除，EEPROM存储器用于储存以字节为单位的数据，其需要具有高频率变化率。

图7的组合式存储器的重要特征是快闪存储器阵列数据可被读出，同时擦除EEPROM存储器阵列，不需任何等待状态，EEPROM存储单元在擦除作业时在字节字符线只需-18V电压，因此，这组合式存储器的所有共享位线在快闪存储器阵列的程序化作业时，可被充分利用，且不会干扰EEPROM存储器阵列的擦除作业，不需要擦除验证，在EEPROM存储器信道热电子程序化(CHE)作业时，少数被选位线需要6V电压，在程序化或程序化验证作业时，快闪存储器数据可同时从未被选位线读出，不需任何等待状态，在程序化期间，这并非一理想的读取，因此，一完全但有限制的同时读取与擦除作业被提出，一已知非均匀区块的快闪存储器阵列的阵列结构用于移动电话应用，使用较小区块，其好像是EEPROM存储器阵列，但实际上是一伪EEPROM存储器阵列，其无法以字节为单位进行擦除，为了模仿EEPROM存储器阵列，需要一大阵列补偿及复杂软件用以从快闪存储器读取码，且同时写入数据至芯片上的伪EEPROM存储器阵列，本发明组合式非易失性存储器克服这瓶颈，提供一真实EEPROM存储器阵列来简化软件开发及强化读取性能。

图8是本发明另一种阵列结构，包括借助位线选择而各自分开的地址空间的EEPROM存储器阵列及快闪存储器阵列，但共享相同数据总线305、地址总线204、高压产生器201及擦除/程序化控制电路303、304，这种结构包括两个各自独立的EEPROM存储器阵列快闪存储器阵列205、快闪存储器阵列EEPROM存储器阵列206、译码器202、203、Y通过栅207、208、感测放大器与程序缓冲器209、300、及数据输入/输出缓冲器301、302，这使得每一阵列能够独立擦除、程序化及读取作业，这种结构适合用在移动电话应用的同时读取及写入作业。

继续参考图8，EEPROM存储器阵列包含程序缓冲器300及页数据缓冲器306，该页数据缓冲器306用于使包含该阵列的芯片界面兼容于传统页模式EEPROM存储器阵列，因此，当EEPROM存储器阵列的页数据为输入时，数据储存在页数据缓冲器306，整页传输之后，当写入允许(WEee)启动时，EEPROM存储器的内部状态机的自控写入周期启动，因为使用高速信道热电子(CHE)程序化，所以平行页模式程序化并非最佳，这是因为信道热电子(CHE)程序化结合高电流之故，因此，储存在页数据缓冲器的数据逐位传输至程序缓冲器，然后，程序缓冲器通过Y-译码器执行相对应存储单元的高速信道热电子(CHE)程序化，直到整个页数据缓冲器的数据被程序化为止，假设页数据缓冲器包含128个字节，且平均信道热电子(CHE)程序化时间为每个存储单元5微秒(μs)，逐位程序化作业的总程序化时间为5微秒×128字节×8位＝5.12毫秒，这适用于传统EEPROM存储器产品程序规格5毫秒的需求。

图9显示一具有同时读写能力的已知快闪存储器芯片结构，该已知存储器的方框图是一典型组合式非易失性存储器，具有多个EEPROM存储器参数区块如参数区块Param(0)a，并结合多个快闪存储库，在X-译码器的同一侧或相反侧执行同时读取及写入作业，只有在存储库bank(0)及bank(1)的EEPROM存储单元参数区块和快闪存储单元共享相同的位线。

图9存储器阵列分割成多个存储库bank(0)、bank(1)～bank(n)，每一存储库包含几个称为参数区块Param(0)a～Param(m)a、Param(0)b～Param(m)b的小存储区块，这些参数区块用于仿效传统EEPROM存储器的功能及储存经常更改的数据，而存储库bank(0)、bank(1)～bank(n)503中的快闪存储器阵列用于储存不常更改的程序代码，地址数据从芯片垫(pad)输入至读取地址缓冲器500及写入地址缓冲器501再至芯片中，读取地址及写入地址借助存储库多任务器502连接至不同存储库的X-译码器及Y-译码器，通过一数据输出缓冲器509及一数据输入缓冲器507将数据传至数据垫及从数据垫传入，传至存储库及从存储库传出的数据借助被Y-译码器Ydec所控制的Y-通过栅504连接至一存储库多任务器505，存储库多任务器505连接从存储库读取的数据至感测放大器508，其中感测放大器508连接从存储库503的位线读取的数据至数据输出缓冲器509，欲被写入存储库503的数据是从数据输入缓冲器507经由字节/页缓冲器506、存储库多任务器505、Y-通过栅504、然后再至由X-译码器及Y-译码器所选定的存储单元。

继续参考图9，参数区块是由单晶体管快闪存储单元所形成的，与使用在位在存储库bank(0)、bank(1)～bank(n)503的快闪存储器阵列内的存储单元相同，使用单一芯片上单一存储单元技术来组合两个不同阵列结构是不需要复杂制程的，然而，参数区块并非真正EEPROM存储器功能兼容，这是因为由单晶体管快闪存储单元所形成的参数区块没有字节擦除能力，因此，他们必须使用复杂软件方法来仿真传统EEPROM存储器的字节擦除作业，这种软件方法会引起系统性能退化，也会引起可靠性问题。

图10显示本发明芯片架构的一较佳实施例，其利用相同的简单堆栈栅(ETOX)技术组合一可字节擦除的双晶体管EEPROM存储器阵列及一可区块擦除的单晶体管快闪存储器阵列在一单芯片上，如图10所示的多库存储器较佳实施例的一般结构类似于图9所示的已知存储器，因此，这里所讨论的集中在本发明较佳实施例不同之处。

继续参考图10，存储器结构包含一使用本发明双晶体管EEPROM存储单元及字节字符线译码器的个别EEPROM存储器阵列510，该存储器结构也包含一使用本发明单晶体管快闪存储单元的快闪存储器阵列，该快闪存储器阵列分割成多个个别存储库bank(0)511～bank(n)512，快闪存储器阵列及EEPROM存储器阵列可借助关联的X-译码器、Y-译码器及Y-通过栅个别选定，该存储器结构包含多个个别存储器阵列，若各自分开的数据垫用于个别的存储器，则多个存储器阵列被分开允许各自同时作业，包括写时读(Read-while-Write)、写时写(Write-while-Write)、读时读(Read-while-Read)。

存储库多任务器502、505是执行包含多重存储库510、511、512的芯片并行功能(simultaneous function)的主要电路区块，下存储库多任务器505可选择连接至包含感测放大器508及数据输出缓冲器509的读取电路的快闪存储库511、512及EEPROM存储器阵列510中的任何一个，以执行读取作业，另一方面选择连接至包含字节/页缓冲器及验证感测放大器506及数据输入缓冲器507的写入电路的另一EEPROM存储器阵列或快闪存储器阵列存储库，同时，上存储库多任务器502可选择且从读取地址缓冲器500及写入地址缓冲器501发送地址至相对应被选存储库的X-译码器及Y-译码器，因此，芯片中二个以上存储器阵列及存储库可同时执行读写作业。

继续参考图10，字节/页缓冲器506用于执行程序化数据的储存及控制程序化工作，如施加高压于被选存储单元的位在线，字节/页缓冲器506包含由应用需求所决定的任意位线数，例如：在一需要一字节宽实时数据更新功能的系统中，字节/页缓冲器506可包含仅一字节(8位)缓冲器，以储存数据及在后续的写入作业中将该8位程序化至存储器阵列中，然而，对一具有页更新功能的系统而言，在下载周期中整页数据需下载至缓冲器，在这种情况下，字节/页缓冲器需要包含一页大小缓冲器，以暂时储存数据及在后续的写入作业中将该数据程序化至存储器阵列中，执行字节/页缓冲器的电路可为闩锁电路(latches)、触发器(flip-flops)、移位寄存器电路(shift-registers)、任何其它适当的电路，若缓冲器使用闩锁电路或触发器，该电路拥有自己的译码电路，以选择下载至该缓冲器及从该缓冲器撷取的每一字节或单元数据，当需要时，该缓冲器可和任何存储器阵列共享Y译码器或Y通过栅电路，例如：在一写入应用需要一64字节页的结构中，该64字节数据可在一序列加载周期中被移位或加载该64字节页缓冲器内，该64字节数据加载后，数据可被程序缓冲器逐字节撷取，执行程序化作业，这对使用信道热电子(CHE)注入法进行程序化作业特别有用，因为信道热电子(CHE)程序化需要高电流(即500μA)来程序化每一存储单元，依芯片高升压电路的电流驱动能力而定，数据可以一字节、部分字节、或甚至一位进行程序化，以降低电路输出电流需求及升压电路大小，被选字节擦除作业成功后，再进行程序化作业。

继续参考图10，应该注意的是：感测放大器508、数据输出缓冲器509、字节/页缓冲器及验证感测放大器506、及数据输入缓冲器507的数目可为系统数据界面总线的任何倍数，例如：假设系统有一字节数据总线，感测放大器的数目可为字节的数倍如16位，这将使得两个存储库同时被读取至输出缓冲器，同样地，若使用16个数据输入缓冲器507及字节/页缓冲器及验证感测放大器506，则两个字节数据可同时被输入且程序化至两个个别的存储库内，这允许同时读时读(Read-while-Read)及写时写(Write-while-Write)作业，这是因为读取作业及一些写入作业需要同时占据数据输入/输出界面，为了简化这些作业说明，在本发明的下述说明中，其被称为同时读写作业(simultaneous read-and-write operation)。

图11是本发明另一种实施例，显示一种使用堆栈栅技术结合可字节擦除的双晶体管EEPROM存储器阵列及可区块擦除的单晶体管快闪存储器阵列的芯片架构，本实施例不同于前述图10的实施例，其是在相同存储库510、511、512中布置该EEPROM存储器阵列的每一阵列有一字节字符线译码器，并结合一大快闪存储器阵列，因为该EEPROM存储单元很小，且容置于该快闪存储单元的位线间距内，所以两个存储器很容易地结合在一存储库内的相同位线，不会牺牲掉额外的空间，虽然该EEPROM存储器阵列是显示位在存储库上方，但是他们无疑可位在存储库任何地方，多存储库可被选择同时擦除时读(read-while-erase)作业，但是仅有限的程序化时读(read-while-program)作业可被执行。

图12是本发明另一种芯片架构的实施例，本实施例包含EEPROM存储器阵列的存储库数目及包含快闪存储器阵列的存储库数目不同于前述实施例，EEPROM存储器阵列及其伴随的字节字符线译码器布置在存储库510a、511a、512a内，而多快闪存储器阵列则布置在存储库510b、511b、512b内，由Y译码器所控制的Y-通过栅504a连接数据至包含EEPROM存储器阵列的该存储库510a、511a、512a内，或从该存储库510a、511a、512a连接数据至Y通过栅504a，同样地，由Y译码器所控制的Y通过栅504b连接数据至包含快闪存储器阵列的该存储库510b、511b、512b内，或从该存储库510b、511b、512b连接数据至Y通过栅504b，存储库多任务器502a从读取地址缓冲器500及写入地址缓冲器500连接地址至存储库510a、511a、512a的X译码器及Y译码器，存储库多任务器502b从读取地址缓冲器500及写入地址缓冲器501连接地址至存储库510b、511b、512b的X译码器及Y译码器，每一个别的存储器阵列可由存储库多任务器505选定，以执行多任务同时读写作业(read-and-write operation)，例如：由存储库多任务器505选定任意两个EEPROM存储器阵列、或任意两个快闪存储器阵列、或任意一个EEPROM存储器阵列及任意一个快闪存储器阵列，  以执行同时读时读(Read-while-Read)、写时读(Read-while-Write)、或写时写(Write-while-Write)作业，提供该芯片能够执行的多功能弹性，显示在图12的这种结构适合于存储卡应用。

图13显示一种使用本发明快闪存储器阵列及EEPROM存储器阵列组合在一芯片上的存储器，该芯片包含16Mb快闪存储器(四个快闪存储库中的每一个占4Mb)及256Kb可字节擦除的EEPROM存储器(八个EEPROM存储库中的每一个占32Kb)，每一个32Kb EEPROM存储器阵列结合一字节字符线译码器，每一段组合存储器有1024条位线，每一个32Kb EEPROM存储器阵列结合64条字符线，每一个4Mb快闪存储器阵列结合4096条字符线，使用本发明EEPROM存储单元可得到包含高密度快闪存储器及EEPROM存储器的小芯片尺寸，图13的芯片架构可执行同时读写作业。

第十四图显示本发明EEPROM存储器阵列执行擦除作业的方法，有一设计用以储存页大小之写入数据的芯片上页数据缓冲器，该页大小通常大约128B或256B，该页缓冲器包括多个闩锁单元，写入作业每一位数据需要一闩锁单元(latch-cell)来储存该数据，欲更改的数据系以位或字节为单位，且只有单一字节或多字节数据需要更改，一含有128B或256B数据之整页更改可能需要相同的程序化及擦除性能，每一字节有一称为字节标记的专属位，这标记用于储存被选为擦除及程序化之字节的信息。

继续参考图14，当EEPROM存储器被选定执行写入作业时，页缓冲器的所有字节及字节标记的所有位重新设定为逻辑零30，然后，借助一个以上的输入缓冲器将新数据加载芯片上页缓冲器内31，且由一系统时钟计时，包含逻辑1的新数据会将包含逻辑零的旧数据重写，当被选字节数据需要改变或更新时，字节标记的位会被设定，执行擦除作业前，要决定是否需要擦除验证，在本发明EEPROM存储器设计中，验证并不是一必要的作业。

当需要擦除验证32a时，则执行迭代序列(iterative series)短脉冲擦除33及验证34，所需短脉冲数依容许擦除时间而定，对较佳程序化/擦除质量及较佳耐用性周期而言，较短脉冲较佳，由于内建页缓冲器及字节标记电路，所以数据可以字节为单位擦除，如单一字节、多字节及包含128B或256B的一页，单一字节、多字节或一页的擦除时间规格相同，大约5毫秒(ms)，擦除脉冲宽度依EEPROM存储单元特性可设定为1毫秒或100微秒(μm)，对1毫秒脉冲宽度而言，总共5个脉冲依所使用临界电压方法(Vt scheme)可用于低于1V或0V的紧临界电压擦除，每一擦除脉冲成功完成后，经由读取及借助芯片上感测放大器来验证数据，以执行擦除验证34，若被擦除字节的存储单元的临界电压Vt不能符合临界电压Vt需求，则额外的擦除脉冲会逐一连续地施加，以进一步擦除，仅当被擦除存储单元的临界电压Vt符合预先决定的规格，擦除才会停止，对弹性写时读(Read-while-Write)作业而言，无擦除验证的较佳擦除作业可用于本发明。

继续参考图14，在不需擦除验证32b的流程路径上，执行单一长脉冲擦除及单一验证，该单一擦除脉冲大约5毫秒，被擦除的数据以字节为单位，例如：单一字节、多字节及包含128B或256B的一页，单一字节、多字节或一页的擦除时间规格相同，对本发明EEPROM存储器而言，大约5毫秒，每一擦除脉冲成功完成后，跳过擦除验证，若被擦除字节的存储单元的临界电压Vt不能符合临界电压Vt需求，则这组件报废，仅当允许擦除时间5毫秒超过时，擦除才会停止。

图15显示本发明EEPROM存储单元程序化的方法，应该注意的是：因为信道热电子程序化方法的大程序化电流及快速程序化，所以单一位或几个位程序化比页程序化更佳，为实现这个目的，地址计数器控制储存在页数据缓冲器而欲逐位传输至程序缓冲器的数据，该程序缓冲器依据所想要的数据负责施加程序脉冲至被选存储单元，选择第一存储单元40及传输数据至程序缓冲器41，若程序验证42被预选为需要程序验证42a，则每一程序脉冲完成后，执行程序验证44，若程序数据不符规格44b，则施加第二次程序脉冲43，一旦一特别字节符合临界电压Vt规格44a，地址计数器将前进至下一存储单元46，然后，重复下一存储单元46的程序验证步骤41、42a、43、44，这程序重复直到该页的最后地址为止，本发明只有这些临界电压Vt不符合程序规格的存储单元会收到额外的程序化脉冲。

继续参考图15，若程序化之前，决定不需程序验证42b，则每一欲被程序化的EEPROM存储单元将收到一大于正规程序脉冲时间5微秒的深程序(deep program)脉冲47，一旦深程序化完成后，若存储单元不是最后存储单元45，借助地址计数器增加地址，下一组数据即传至数据缓冲器41，重复程序41、42b、47。

图16是说明本发明双晶体管存储器阵列的字节字符线译码器的第一较佳实施例的示意及实体布置图，字节字符线译码器是垂直于位线方向，位在一个p型井内，该p型井是在一个位在该阵列上方的深N型井内，在每一页内的EEPROM存储单元的选择晶体管连接至走线横向穿越整个阵列的选择栅信号SG(0)～SG(k)，每一字节字符线WL(k)连接至八个EEPROM存储单元，且纵向连接至字节字符线译码器的每一输出，字符线WL(0)连接至八个EEPROM存储单元，形成字节Byte(0)，字符线WL(1)连接至八个EEPROM存储单元，形成字节Byte(1)，字符线WL(k)连接至八个EEPROM存储单元，形成字节Byte(k)，总体字符线GWL通过由译码器信号SB(0)～SB(k)所控制的字节字符线译码器栅连接至每一局部字符线WL(0)～WL(k)，位线BL0～BL7及源线SL是纵向走线，相同于从字节字符线译码器出来的字符线方向。

不像已知技术的将字节字符线译码器放置在存储单元阵列中，隔绝井会耗损面积，在本发明中，字节字符线译码器从该阵列中移出，放置在该阵列的纵向端，多个字节字符线译码器建构成一个大三重井，没有任何井分割，以节省面积，每一个字节字符线译码器的输出数与金属层数及金属线间的间距有关，每一个字节字符线译码器的大小会随所需输出数增加而比例增加，额外金属层会增加输出数，可大大地节省阵列面积，这是因密度增加的原因，在一位线间距内，从每一字节字符线译码器产生不同输出的所有不同层金属线可堆栈成三度空间(即在z方向)，且连接于存储单元阵列的y方向上个别的字节WL(k)，当可利用金属线数有限时，可扩展x方向上字节字符线译码器的更多输出空间，使更多金属线连接于y方向上的更多字节。

类似于图16所示的结构，图17是说明本发明双晶体管存储器阵列的字节字符线译码器的第二较佳实施例的示意及实体布置图，整个存储单元阵列的EEPROM存储单元形成在一个大三重P型井内，任何周围组件没有任何井分割，以节省面积，显示在阵列上面的字节字符线译码器位是位在另一个三重P型井上，存储单元阵列的三重P型井及字节字符线译码器的三重P型井可独立偏压至所需电压，三重P型井可位在一个孤立于P型基板上的大深N型井内。

类似于本发明图17所示的结构，图18是说明字节字符线译码器及存储单元阵列的第三较佳实施例的示意及实体布置图，当额外的不同层金属线群组WLi+1～m、WLi+1～l从上方字节字符线译码器引出沿位线方向走线时，双晶体管EEPROM存储单元阵列已经浪费阵列面积，当可利用金属线数因横方向上字节字符线译码器的输出分配而受限时，这实施例允许来自字节字符线译码器的更多金属线连接至更多字节字符线，例如：字符线WLk通过由译码器信号SB(k)所控制的字节字符线译码器栅连接至总体字符线GWL(k)，字符线WLi通过由译码器信号SB(k)所控制的字节字符线译码器栅连接至总体字符线GWL(i)，字符线WLm通过由译码器信号SB(k)所控制的字节字符线译码器栅连接至总体字符线GWL(m)，连接至总体字符线GWL(k)的所有字符线束在一起，且分布成束WL0～k，连接至总体字符线GWL(i)的所有字符线束在一起，且分布成束WLk+1～i，连接至总体字符线GWL(m)的所有字符线束在一起，且分布成束WLi+1～m，虽然存储单元阵列有面积被这些额外金属线所覆盖，而额外金属线底下并无任何组件，但仍可大大节省总晶片面积，这是因为浪费的面积聚集在一起的原因。

图19是说明图16、图17及图18所示本发明存储单元阵列的一群组金属线的剖面图，层间连接有三层金属层，最靠近存储单元组件的第一金属层M1用于位线连接，第二金属层M2及第三金属层M3用于从字节字符线译码器引出的纵向(在位线方向)连接，每一位线间距可容纳一位在第二金属层M2及第三金属层M3上从译码器引出的输出，因此，总共16条字符线WL1～WL16可纵向沿着如图19所示的8条位线间距连接于16条字节字符线(或16字节)。

继续参考图19，总共一字节的存储单元显示在一P型基板PSUB上，浅沟隔绝STI显示在8个存储单元两端及每一存储单元之间，一第二多晶硅层poly2接线用以将字符线连接至每一存储单元，该第二多晶硅层是通过一通孔(via)连接至第一金属层M1，然后通过第二通孔(second via)连接至第二金属层M2，最后再通过第三通孔(third via)连接至第三金属层M3，其中一接线连接至字符线WL9，源线SL做在第一金属层M1上，总体字符线GWL做在第三金属层M3上。

图20是说明图16、图17及图18所示本发明存储单元阵列的一群组金属线的剖面图，层间连接有六层金属层M1、M2、M3、M4、M5、M6，第一金属层M1用于位线BL0～BL7连接及源线SL，五层额外金属层M2～M6用于连接字节字符线译码器的输出至字节字符线，总体字符线连接至第六金属层M6，每一位线间距内，有五层金属层将字节字符线译码器连接至存储阵列内的字符线，因此，总共40条字符线可纵向沿着8条位线间距连接于40条字节字符线(或字节)。

在图16、图17及图18所示的字节字符线译码器中，一译码器信号SB0～SBk选择译码器栅以将总体字符线GWL连接至一字节字符线，再依次选择一储存在一行中的一列8个存储单元及被字节字符线译码器的字节字符线所选定的字节字符数据，一行中的字节字符线译码器的每一输出相互连接至一字节字符线，再连接至该行的包含一由字节字符线所寻址的字节字符数据的8个存储单元，在图16及图17所示的方法中，多层金属层是用于字节字符线译码器及储存在该行的字节字符数据的字符线间的内接线(interconnection)，内接线布线设在位于第一金属层上的位线上方的多层金属层内，且字节字符线译码器及字节字符的字符线间的内接线与位线平行，图18所示的金属层数受到限制，因此，字节字符线译码器及该多行中的字节字符的字符线间的内接线布线途经一行字节字符的侧边，以提供足够数量布线轨迹，且借助将多行中的字节字符布线所需面积聚集起来以节省配置空间。

前述讨论已说明如何借助额外字节字符线群组走线连接至额外字节字符线译码器，对任意额外十条金属线群组间距(第一金属层上的8条位线加上一条源线及一条字符线)而言，每一额外层金属线可提供十条额外金属线以连接字节字符线译码器及存储器阵列的字符线，表三列出一双晶体管EEPROM存储器的十条位线间距内连接若干条字节字符线至若干层金属的结果，显示在表三中的方程式NWL＝10×(N-1)，其中NWL为字符线数，N为金属层数，“-1”表示第一层。

本发明的其它优点是连接周围组件的布置只做在第一金属层M1上，借助布置内接线在第一金属层M1下面，可节省更多面积，图19及图20分别显示用三层及六层金属接线的金属线剖面图，EEPROM存储单元形成在一P型基板上，单一字节存储单元的第二多晶硅层poly2栅连接于第二多晶硅层poly2及第一金属层M1之间，接着，第一金属层M1连接至下一层的第二金属层M2。

                               表三

金属层数	字节字符线数
		4	30
5	40
		6	50
N	10×(N-1)

图21显示本发明字节字符线译码器及双晶体管存储单元阵列的第四较佳实施例的示意及实体布置图，不同于图16，字节字符线译码器是布置在该阵列的左侧或右侧，多个字节字符线译码器建构成一个大三重井，以节省面积，每一个字节译码器的输出数与金属层数及金属线间的间距有关，每一个字节字符线译码器的大小会随所需输出数增加而比例增加，使用额外金属层会增加输出数，可节省阵列面积，这是因密度增加的原因，在一个存储单元间距内，从每一字节译码器产生的不同输出的多条金属线可堆栈成三度空间(即在z方向)，且连接于存储单元阵列的x方向上个别的字节WL(k)，当可利用金属线数有限时，额外字节译码器必须插入存储单元阵列内，使得金属层连接至x方向上更多字节字符线，其高度是二条字符线间距，因此，与图16、图17及图18所揭示的方法相比较，本实施例具有较少金属接线容量。

继续参考图21，阵列中的双晶体管EEPROM存储单元形成在没有任何三重P型井的P型基板上，而字节字符线译码器位在一个P型井内，该P型井位一个N型井内，一页内的字节布置在横向的字符线方向，位线BL0(0)～BL0(7)连接至一页的第一字节Byte0，位线BL1(0)～BL1(7)连接至该页的第二字节Byte1，位线BLk(0)～BLk(7)连接至该存储器页的第k字节ByteK，源线SL是纵向走线在位线方向，而选择栅线SG是横向走线在横越阵列的字符线方向上，总体字符线信号GWL通过由译码器信号SB(0)～SB(k)所控制的译码器开关连接至字符线WL(0)、WL(1)～WL(k)。

类似于图21所示的结构，图22显示本发明字节字符线译码器及双晶体管存储器阵列的第五较佳实施例的示意及实体布置图，存储单元阵列的EEPROM存储单元形成在一个大三重井内，没有井分割，以节省面积，字节字符线译码器位在阵列左侧，且位在一个三重P型井上，这使得存储单元阵列的P型井及字节字符线译码器可独立偏压至所需电压，三重P型井可位在一个孤立于P型基板上的大深N型井内。

图23是说明图21及图22所示本发明存储单元阵列的一群组金属线的剖面图，层间连接有三层金属层，第一金属层M1位在最底层用于位线连接，其走线方向垂直于字符线如图23所示，第二金属层M2及第三金属层M3用于连接字节字符线译码器的输出至字节字符线，总体字符线GWL以第三金属层M3上的金属线连接至译码器，每一字符线间距可提供两金属层层间的接线，因此，源自字节字符线译码器的二条金属线可连接至二条在一字符线间距内x方向上横向走线的字节字符线(或字节)。

继续参考图23，显示位在一P型基板PSUB上的双晶体管EEPROM存储单元的选择栅晶体管的选择栅SG及储存晶体管的字符线栅WL(控制栅)，选择栅晶体管的漏极通过一层间接触(contact)连接于第一金属层M1，第一金属层M1用于位线连接，两额外金属层(第二金属层M2及第三金属层M3)用于将字节字符线译码器的输出连接至字符线WL1～WL7，第三金属层也用于将总体字符线GWL连接至字节字符线译码器。

图24是说明图21及图22所示本发明存储单元阵列的一群组金属线的剖面图，层间连接布线有六层金属层M1、M2、M3、M4、M5、M6，第一金属层M1用于位线连接，纵向走线，垂直于图24图面，五层金属层M2～M6用于将字节字符线译码器的输出连接至字节字符线，每一字符线间距内，有五层内接线金属层作为字符线连接，源自字节字符线译码器的总共20条字符线可横向走线在x方向上而连接于40条字节字符线(或字节)。

在图21及图22所示的字节字符线译码器中，一译码器信号SB0～SBk选择译码器栅以将总体字符线信号GWL连接至一字节字符线，再依次从一列存储单元选择字节字符数据，一列中的字节字符线译码器的每一输出相互连接至一字节字符线，再连接至该列的包含一由字节字符线所寻址的字节字符数据的8个存储单元，多层金属层用于字节字符线译码器与储存在该列的字节字符数据的字符线间的内接线(interconnection)，内接线布线设在位于第一金属层上的位线上方的多层金属层内，且垂直于位线方向，字节字符线译码器与字节字符之字符线间的布线与位于第一金属层上的位线方向垂直，当可利用金属线数受到限制时，将额外字节译码器插入存储单元阵列中，使得金属层连接一列中更多字节字符线。

每一个字节字符线译码器的大小会随所需输出数增加而比例增加，更多金属层会增加输出数，可节省阵列面积，这是因密度增加的原因，在三条字符线间距内一存储单元高度中，从每一字节译码器所产生的输出的不同层金属线可堆栈成三度空间(即在z方向)，且连接于存储单元阵列的x方向上个别的字节字符线WL(0)、WL(1)～WL(k)，当可利用金属线数有限时，例如这种具有字节字符线译码器位在字符线的横向端部的阵列结构，额外字节字符线译码器必须插入存储单元阵列内，使金属层达到x方向上字节字符线的远程部，这增加存储器面积，表四显示如图21及图22所示在横方向上连接若干条字节字符线至若干条金属线的结果。

                                表四

金属层数	字节字符线数
		4	12
5	16
		6	20
N	4×(N-1)

本发明已经配合较佳实施例详细揭示及说明，本领域的技术人员应该了解本发明任何形式及细节的变化，皆应属于本发明的保护范围。

Claims (52)

1、一种非易失性存储器阵列，其特征在于包括：

多个快闪存储单元结合多个EEPROM存储单元形成一非易失性存储器；

这些快闪存储单元建构成多个区块；

这些EEPROM存储单元建构成多个字节；及

控制这些快闪存储单元及这些EEPROM存储单元以提供一同时读写能力，其中该写入作业包括一擦除作业及一程序化作业。

2、如权利要求1所述的非易失性存储器阵列，其特征在于这些快闪存储单元以区块为单位进行擦除，将包含在该区块内的一个字节或字符或页为单位进行读取。

3、如权利要求1所述的非易失性存储器阵列，其特征在于这些EEPROM存储单元是该快闪存储单元的堆栈栅晶体管与一选择晶体管的组合，产生一与这些快闪存储单元的位线间距兼容的覆盖区大小。

4、如权利要求3所述的非易失性存储器阵列，其特征在于该覆盖区大小提供位线共享或各自分开、及一最小组合式快闪存储器及EEPROM存储器大小。

5、如权利要求1所述的非易失性存储器阵列，其特征在于这些EEPROM存储单元使用富尔诺罕通道穿隧法以字节为单位进行擦除、使用信道热电子注入法以位为单位进行程序化、及以包含在一页内的一字节为单位进行读取。

6、如权利要求5所述的非易失性存储器阵列，其特征在于这些EEPROM存储单元的该页设为横向、或纵向、或包括随机寻址的多个字节的一页，其中每一页包含多个字节。

7、如权利要求1所述的非易失性存储器阵列，其特征在于还包括一字节字符线译码器，借使用一X-译码器选择这些EEPROM存储单元的选择晶体管，选择随机建构成字节的这些EEPROM存储单元。

8、如权利要求1所述的非易失性存储器阵列，其特征在于这些快闪存储单元及这些EEPROM存储单元建构在同一行可寻址空间，共享相同的位线。

9、如权利要求1所述的非易失性存储器阵列，其特征在于这些快闪存储单元及这些EEPROM存储单元建构在各自分开的可寻址空间，但共享一条数据总线。

10、如权利要求1所述的非易失性存储器阵列，其特征在于这些EEPROM存储单元建构在一包含多个EEPROM存储器阵列的第一存储库，这些EEPROM存储器阵列的每一EEPROM存储器阵列包含一独立的字节字符线译码器，且共享相同行可寻址空间；其中这些快闪存储单元建构在一第二存储库，其具有不同于EEPROM存储器阵列的行寻址空间。

11、如权利要求10所述的非易失性存储器阵列，其特征在于该多个EEPROM存储存储器阵列及该快闪存储器阵列执行一同时读时读、写时读、及写时写作业。

12、如权利要求1所述的非易失性存储器阵列，其特征在于这些EEPROM存储单元建构在多个存储库内、且还建构在该多个存储库的每一存储库内的多个存储器阵列，该多个EEPROM存储器阵列的每一EEPROM存储器阵列包含一独立的字节字符线译码器，且和建构在该多个存储库的每一存储库内的一区块阵列的每一EEPROM存储器阵列及这些快闪存储单元共享行可寻址空间。

13、如权利要求12所述的非易失性存储器阵列，其特征在于该多个存储库的任一存储库能够同时读写作业。

14、如权利要求1所述的非易失性存储器阵列，其特征在于这些EEPROM存储单元建构在多个EEPROM存储库内，其中每一EEPROM存储库包含多个EEPROM存储器阵列，该多个EEPROM存储器阵列的每一EEPROM存储器阵列包含一独立的字节字符线译码器，且和包含在该EEPROM存储库内的每一EEPROM存储器阵列共享行可寻址空间；其中这些快闪存储单元建构在多个快闪存储库内，其中该多个快闪存储库及EEPROM存储库通过存储库多任务器共享地址及数据连接。

15、如权利要求14所述的非易失性存储器阵列，其特征在于任意二个EEPROM存储器阵列、或任意一个快闪存储器阵列及任意一个EEPROM存储器阵列能够提供同时读写作业。

16、一种同时读写非易失性存储器，其特征在于包括：

(a)一种形成EEPROM存储单元的装置，该EEPROM存储单元可缩放且可与由快闪存储单元所构成的快闪存储器的位线间距兼容；

(b)一种使用该EEPROM存储单元形成字节可寻址EEPROM存储器阵列的装置；

(c)一种由该快闪存储单元形成区块可寻址快闪存储器阵列的装置；及

(d)一种建构该EEPROM存储器阵列及该快闪存储器阵列的装置，允许同时读写作业，其中该写入作业包括一擦除作业及一随后的程序化作业。

17、如权利要求16所述的同时读写非易失性存储器，其特征在于该形成EEPROM存储单元的装置还包括：结合一该快闪存储单元的堆栈栅晶体管与一选择晶体管，该EEPROM存储单元连接于这些快闪存储单元的位线间距。

18、如权利要求16所述的同时读写非易失性存储器，其特征在于该形成字节可寻址EEPROM存储器阵列的装置，在一纵向页内包含可寻址字节，且这些字节之间具有共享位线。

19、如权利要求16所述的同时读写非易失性存储器，其特征在于该形成字节可寻址EEPROM存储器阵列的装置，在一包括随机地址的字节的页中包含多个可寻址字节。

20、如权利要求16所述的同时读写非易失性存储器，其特征在于该形成字节可寻址EEPROM存储器阵列的装置，在一纵向页内包含可寻址字节，且这些字节之间具有共享字符线。

21、如权利要求16所述的同时读写非易失性存储器，其特征在于该建构该EEPROM存储器阵列及该快闪存储器阵列的装置，被排列成分开的存储库，提供同时读时读、写时读、及写时写作业。

22、如权利要求16所述的同时读写非易失性存储器，其特征在于该建构该EEPROM存储器阵列及该快闪存储器阵列的装置，形成多个字节可寻址EEPROM存储器阵列及一个快闪存储器阵列，共享一行可寻址空间的位线，能够同时读时读、写时读、及写时写作业。

23、如权利要求16所述的同时读写非易失性存储器，其中该建构该EEPROM存储器阵列及该快闪存储器阵列的装置，其特征在于还包括：

(a)第一多个存储库，每一存储库包含多个该字节可寻址EEPROM存储器阵列，其中每一阵列包含一个字节字符线译码器；

(b)第二多个存储库，每一存储库包含该快闪存储器阵列；及

(c)任何两个EEPROM存储器阵列及任何两个快闪存储器阵列能够同时读时读、写时读、及写时写作业。

24、一种用于未被选EEPROM存储单元的预充电方法，以防止程序化作业时击穿，其特征在于包括：

(a)施加一大约等于预充电电压的第一电压于一连接于多个EEPROM存储单元的被选位线；

(b)施加一大于该预充电电压的第二电压于该多个EEPROM存储单元中的未被选EEPROM存储单元的选择晶体管的栅极；及

(c)一短暂时间延迟后，施加0V于该选择栅极，以关闭选择晶体管，留下该预充电电压在这些未被选EEPROM存储单元的选择晶体管的源极扩散区上。

25、如权利要求24所述的预充电方法，其特征在于该预充电电压降低这些未被选EEPROM存储单元的选择晶体管漏极至源极的电压至低于组件冲穿电压，其使这些多个EEPROM存储单元的选择晶体管具有短通道。

26、如权利要求24所述的预充电方法，其特征在于该第二电压的大小是使该预充电电压通过这些选择晶体管的源极扩散区。

27、一种EEPROM存储单元的擦除方法，其特征在于包括：

(a)重设字节标记及数据缓冲器为逻辑零；

(b)加载新数据至一数据缓冲器；

(c)决定是否需要擦除验证；

(d)若不需要该擦除验证，则选择深擦除；

(e)若需要该擦除验证，则施加迭代擦除。

28、如权利要求27所述的擦除方法，其特征在于当一被选数据需要改变时，该加载新数据使得字节标记的位被设定。

29、如权利要求27所述的擦除方法，其特征在于该决定是否需要擦除验证是选择性的，由存储器设计者选择。

30、如权利要求27所述的擦除方法，其特征在于该选择深擦除可进一步以单一字节、多字节或一整页为单位选择该深擦除。

31、如权利要求27所述的擦除方法，其特征在于该施加迭代擦除可进一步以单一字节、多字节或一整页为单位选择该迭代擦除。

32、一种EEPROM存储单元的程序化方法，其特征在于包括：

(a)选择一第一地址；

(b)传输数据至一程序化缓冲器；

(c)决定是否需要程序验证；

(d)若不需要该程序验证，则选择一深程序化作业，以程序化一被选存储单元；

(e)若需要该程序验证，则施加迭代程序化作业，以程序化该存储单元。

33、如权利要求32所述的程序化方法，其特征在于该决定是否需要迭代程序化是选择性的，由存储器设计者选择。

34、如权利要求32所述的程序化方法，其特征在于该传输数据至一程序化缓冲器，以逐位传输，由一地址计数器控制，使该被选存储单元能够被程序化。

35、如权利要求34所述的程序化方法，其特征在于该传输数据控制几个位，用以同时程序化。

36、一种由双晶体管EEPROM存储单元所构成的存储器阵列，其特征在于包括：

(a)一双晶体管存储单元，包含一选择晶体管及一储存晶体管；

(b)一EEPROM存储器阵列，由多个这些双晶体管存储单元组成多个存储页中的多个存储字节所形成；

(c)一选择栅信号，用以从这些多个存储字节中选择一存储字节；

(d)该选择栅信号选择一连接至该被选存储字节的源线的源线信号；及

(e)源线连接至电性浮置的未被选存储字节。

37、如权利要求36所述的存储器阵列，其特征在于该源线被在该多页中的一页的两相邻存储字节共享。

38、如权利要求36所述的存储器阵列，其特征在于该页内的所有源线连接在一起。

39、一种纵向EEPROM存储器阵列，其特征在于包括：

(a)一行双晶体管存储单元排列成多列字节宽段，其中每一字节宽段可分开寻址；

(b)一字节字符线译码器，位在该行的一端，连接至这些字节宽段的一字符线；

(c)这些双晶体管存储单元排列成多行字节宽段的一阵列，其中每一行包含该字节字符线译码器。

40、如权利要求39所述的存储器阵列，其特征在于还包括：

(a)连接位线及一源线至包含在该多行中的每一行内的每一该字节宽段的该存储单元、以及该字节字符线译码器的输出连接至一第一字节宽段的该字符线的第一多条金属线；及

(b)连接该字节字符线译码器及包含在该多行中的每一行内除了该第一字节宽段外的每一额外字节宽段的该字符线的第二多条金属线。

41、如权利要求40所述的存储器阵列，其特征在于第一层金属线的该第一多条金属线沿着每一该行的长度方向布线及横跨其宽度方向分布。

42、如权利要求41所述的存储器阵列，其特征在于该第一多条金属线连接于8条位线、一条源线及一条字符线。

43、如权利要求40所述的存储器阵列，其特征在于位在第一层金属线上方的多层布线层金属线的该第二多条金属线沿着每一行长度方向布线及横跨其宽度方向分布。

44、如权利要求43所述的存储器阵列，其特征在于该第二多条金属线分开连接至一行的字节段，且以十条金属线群组布线在该第一布线层上方的每一布线层上。

45、如权利要求43所述的存储器阵列，其特征在于多个布线层受限制时，第二多条金属线与位在该行字节宽段的一侧的多条总体字符线聚集在一起。

46、一种横向EEPROM存储器阵列，其特征在于包括：

(a)一列双晶体管存储单元排列成多段字节宽段，其中这些多段字节宽段的每一字节宽段可分开寻址；

(b)一位在该列的一端的字节字符线译码器，从该字节字符线译码器连接至该列每一字节宽段的一字符线；及

(c)这些字节宽段排列成多列的一阵列，其中每一列包含一字节字符线译码器。

47、如权利要求46所述的存储器阵列，其特征在于还包括：

(a)在行方向连接位线及一源线至该多个字节宽段的每一字节宽段的这些存储单元的第一多条金属线；

(b)连接该字节字符线译码器至包含在该多列中的每一列内的该每一字节宽段的第二多条金属线。

48、如权利要求47所述的存储器阵列，其特征在于该第一多条金属线沿着字节宽段的列方向布线。

49、如权利要求47所述的存储器阵列，其特征在于该第二多条金属线沿着该字节字符线译码器与该列的该字节宽段之间的列方向布线。

50、一种字节字符线译码器，其特征在于包括：

(a)一译码装置，用以选择一储存在一EEPROM存储器阵列内的字节字符数据；

(b)一内接线装置，用以将该译码装置连接至该存储器阵列的多条字节字符线；及

(c)一布线装置，用以布置该内接线装置在位于一位线金属层上方的多层金属层上。

51、如权利要求50所述的字节字符线译码器，其特征在于该布线装置将字节字符线布置在位于该位线金属层上的一行字节字符线上方的该多层金属层内，且走线方向与该字节字符线平行。

52、如权利要求50所述的字节字符线译码器，其特征在于该布线装置将字节字符线布置在位于该位线金属层上的多行字节字符线上方的该多层金属层内，且走线方向与该字节字符线垂直。

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