CN111758129A - 用于在非易失性存储器中的字编程的偏置方案以及抑制干扰减小 - Google Patents

用于在非易失性存储器中的字编程的偏置方案以及抑制干扰减小 Download PDF

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Abstract

一种存储器器件，包括非易失性存储器(NVM)阵列，该NVM阵列被划分为闪存存储器部分和电可擦除可编程只读存储器(EEPROM)部分。该NVM阵列包括以行和列布置的电荷俘获存储器单元，其中，每个存储器单元具有：存储器晶体管，该存储器晶体管包括成角度的轻掺杂漏极(LDD)注入区；以及选择晶体管，该选择晶体管包括具有晕环状注入区的共享源极区域。该闪存存储器部分和该EEPROM部分设置在一个单一半导体裸片内。还披露了其他实施例。

Description

用于在非易失性存储器中的字编程的偏置方案以及抑制干扰 减小
相关申请的交叉引用
本申请是于2018年3月12日提交的美国非临时申请号15/918,704的国际申请，该国际申请根据35U.S.C.§119(e)要求于2017年11月14日提交的美国临时申请号62/585,739以及于2017年11月27日提交的美国临时申请号62/591,048的优先权和权益，所有这些申请均通过援引以其全文并入本文。
技术领域
本披露总体上涉及非易失性存储器器件，并且更具体地涉及用于字/字节编程的偏置方案以及用于减小抑制干扰的方法。
背景技术
非易失性存储器被广泛用于在计算机系统中存储数据，并且通常包括具有以行和列布置的大量存储器单元的存储器阵列。在一些实施例中，每个存储器单元至少可以包括非易失性元件，诸如电荷俘获场效应晶体管(FET)、浮栅晶体管，该非易失性元件通过在控制栅极/存储器栅极与衬底之间施加适当极性、幅值和持续时间的电压而被编程或擦除。例如，在电荷俘获FET中，正的栅极到衬底电压使电子从沟道隧穿至电荷俘获电介质层，从而提高了晶体管的阈值电压(VT)，并且负的栅极到沟道电压使空穴从沟道隧穿至电荷俘获电介质层，从而降低了该阈值电压。
一些当代的片上系统集成电路(SOC IC)(诸如微控制器、触摸屏控制器和智能卡)具有呈闪存存储器和/或电可擦除可编程只读存储器(EEPROM)形式的大量嵌入式非易失性存储器(NVM)。在存储较不频繁更新的数据(诸如用于代码和大型数据结构的存储)时，闪存可能是优选的，而EEPROM可能更适合于较小的、更频繁更新的数据结构。在一些实施例中，电荷俘获存储器技术(诸如硅-氧化物-氮化物-氧化物-硅(SONOS))由于其低成本且易于集成到互补金属氧化物硅(CMOS)流程中而成为嵌入式NVM的合适选择。通常已在闪存解决方案中采用SONOS，其中，页(或行)可以是一次写入的最小块。另一方面，EEPROM操作要求一次写入一个较小的块(字节或字)的能力，并且可以采用浮栅存储器技术。由于闪存存储器(例如SONOS晶体管)和EEPROM(例如浮栅晶体管)存储器在结构和制造工艺上的差异，它们可以设置在单个IC封装体或半导体裸片上的不同部分中，或者甚至可以设置在系统中的不同IC封装体或裸片中，并且可以被独立地操作。
对于闪存方案和EEPROM方案两者，都需要使用一种NVM技术(诸如SONOS)。组合的存储器阵列可以实现字节编程能力和字编程能力，其中，单一页可以被编程最多达32次或更多次。此外，组合的阵列消除了对嵌入式系统(诸如SOC)上的单独EEPROM区的需求。在不进行擦除的情况下对单一SONOS页进行多次编程可能会导致存储器位遭受升高水平的抑制干扰。
因此，本发明的目标是提供一种优化的SONOS叠层、掺杂方案和偏置条件，以将通过这些位所看到的抑制干扰减小到使得能够进行可靠的字编程操作的水平。
附图说明
通过以下的详细描述以及以下提供的附图和所附权利要求，将会更全面地理解本发明，在附图中：
图1A是展示了非易失性存储器晶体管或器件的截面侧视图的框图；
图1B展示了图1A中描绘的非易失性存储器晶体管或器件的相应示意图；
图2是展示了根据本披露的一个实施例的非易失性存储器阵列的示意图；
图3A是非易失性存储器阵列的一个段的示意图，其展示了根据本披露的擦除操作的实施例；
图3B是非易失性存储器阵列的一个段的示意图，其展示了根据本披露的编程操作的实施例；
图4是展示了根据本披露的实施例的阈值电压Vtp(已编程)、Vte(已擦除)和Vtpi(已抑制)与非易失性存储器阵列中的存储器晶体管的编程/擦除脉冲宽度的关系的曲线图；
图5是展示了根据本披露的实施例的非易失性存储器阵列中的存储器晶体管的阈值电压Vtp和Vtpi的分布的曲线图；
图6是展示了根据本披露的实施例的非易失性存储器阵列中的行或页的字/字节写入周期的框图；
图7是展示了根据本披露的实施例的非易失性存储器阵列中的存储器晶体管的阈值电压Vtp、Vtpi(单一抑制)和Vtpi(多次抑制)的分布的曲线图；
图8是展示了根据本披露的实施例的非易失性存储器阵列中的存储器晶体管在闪存操作模式和EEPROM操作模式期间的抑制阈值电压Vtpi与编程脉冲宽度之间的关系的曲线图；
图9是展示了根据本披露的实施例的非易失性存储器阵列中的非易失性存储器晶体管对的一个实施例的截面侧视图的框图；
图10是展示了根据本披露的另一个实施例的非易失性存储器阵列中的作为EEPROM操作的存储器晶体管的阈值电压Vtpi的分布的曲线图；
图11是展示了根据本披露的实施例的非易失性存储器晶体管对的一个实施例的一部分的截面侧视图的框图；并且
图12是展示了根据本主题的一个实施例的包括闪存存储器和EEPROM存储器两者的嵌入式NVM系统的示意图。
具体实施方式
以下描述阐述了诸如具体的系统、部件、方法等的示例的许多具体细节，以便提供对本主题的几个实施例的良好理解。然而，对于本领域的技术人员来说明显的是，可以在没有这些具体细节的情况下实践至少一些实施例。在其他实例中，众所周知的部件或方法并未被详细描述或者仅以简单框图格式进行呈现，以避免不必要地模糊本文所描述的技术。因此，下文阐述的具体细节仅是示例性的。具体的实施方式可以与这些示例性细节不同，并且仍然可以设想其在本主题的精神和范围内。
除非另外特别声明，否则如以下讨论中明显的是，应认识到：贯穿本说明书，使用诸如“处理(processing)”、“计算(computing)”、“运算(calculating)”、“确定(determining)”等术语的讨论是指计算机或计算系统或类似电子计算设备的动作和/或过程，该计算机或计算系统或类似电子计算设备将被表示为计算系统寄存器和存储器中的物理(诸如，电子)量的数据操纵和/或转换成类似地被表示为计算系统存储器、寄存器或其他此类信息存储、传输或显示设备内的物理量的其他数据。
本主题的概述
根据存储器器件的一个实施例，该存储器器件包括非易失性存储器(NVM)阵列，该NVM阵列被划分为闪存存储器部分和电可擦除可编程只读存储器(EEPROM)部分。该NVM阵列包括以行和列布置的电荷俘获存储器单元，其中，每个存储器单元包括：存储器晶体管，该存储器晶体管在源极区域和漏极区域中包括成角度的轻掺杂漏极(LDD)注入区。该成角度的LDD注入区至少部分地在该存储器晶体管的氧化物-氮化物-氧化物(ONO)叠层下方延伸；以及选择晶体管，该选择晶体管包括具有晕环状注入区的共享源极区域。该共享源极区域可以在该NVM阵列的同一行中的两个邻近存储器单元之间共享。在一个实施例中，该闪存存储器部分和该EEPROM部分可以设置在一个单一半导体裸片内。
在一个实施例中，该NVM阵列的存储器单元可以具有双晶体管(2T)架构。
在一个实施例中，这些存储器晶体管是基于硅-氧化物-氮化物-氧化物-硅(SONOS)的，每个包括电荷俘获氮氧化物层。
在一个实施例中，该存储器晶体管的电荷俘获氮氧化物层的硅含量在大约40％至60％的范围内，并且氧含量在大约10％至40％的范围内。
在一个实施例中，该晕环状注入区可以至少部分地围绕这两个邻近存储器单元的共享源极区域。该选择晶体管可以为非对称性晶体管，其中，该选择晶体管的漏极区域可以不具有该晕环状注入区。
在一个实施例中，该存储器晶体管的成角度的LDD注入区包含的掺杂剂剂量在大约1e12至1e14个原子每cm2的范围内。
在一个实施例中，这些存储器单元可以为n型晶体管，并且至少部分地设置在p型阱内。该p型阱的掺杂剂剂量可以在大约1e12至1e14个原子每cm2的范围内。
在一个实施例中，该p型阱可以在与该存储器晶体管的源极区域的结附近掺杂有硼原子，以形成缓变结。
在一个实施例中，该选择晶体管的共享源极区域可以具有第一LDD，其中，该第一LDD和该晕环状注入区被注入相反类型的掺杂剂。
在一个实施例中，该存储器器件的EEPROM部分被配置用于执行字编程，其中，可以使用多次编程操作将多个字顺序地写入该NVM阵列的一个所选行，并且在该多次编程操作中的各次编程操作之间不执行任何擦除操作。
根据本主题的一个实施例，一种存储器阵列可以具有电可擦除可编程只读存储器(EEPROM)部分，该EEPROM部分包括以行和列布置的存储器单元。在该EEPROM部分中，每个存储器单元都包括电荷俘获非易失性存储器(NVM)晶体管，同一行中的存储器单元共享SONOS字线，同一列中的存储器单元共享位线，并且两个邻近列中的存储器单元耦合到共同源极线。在对该EEPROM部分的所选行进行字编程期间，使用多次编程操作将多个字顺序地写入所选行中的存储器单元。在该多次编程操作中的各次编程操作之间可以不执行任何擦除操作。在将第一个字编程到所选行的第一部分期间，将正电压施加到与所选行相关联的SONOS字线，可以将大约1.5V至2.5V范围的高抑制电压施加到与该第一部分中的其中要写入已擦除状态的存储器单元相关联的位线，并且将该高抑制电压进一步施加到与所选行中除该第一部分之外的部分中的存储器单元相关联的位线。
在将第二个字编程到所选行的第二部分期间，可以将该高抑制电压施加到与该第二部分中的其中要写入该已擦除状态的存储器单元以及在所选行中除该第一部分和该第二部分之外的部分中的存储器单元相关联的位线。
在一个实施例中，该第一部分和该第二部分不重叠。
在一个实施例中，该存储器阵列还可以包括闪存存储器部分。该闪存存储器部分和该EEPROM部分可以设置在一个单一半导体裸片内。
在一个实施例中，该EEPROM部分中的每个存储器单元进一步包括非对称性选择晶体管，并且该非对称性选择晶体管的源极可以具有晕环状注入区。
根据本主题的嵌入式系统的一个实施例，该嵌入式系统包括非易失性存储器(NVM)阵列，该NVM阵列被划分为闪存部分和EEPROM部分，其中，该闪存部分和该EEPROM部分各自包括以行和列布置的电荷俘获存储器单元。每个存储器单元可以包括基于硅-氧化物-氮化物-氧化物-硅(SONOS)的存储器晶体管，该存储器晶体管在其源极区域和漏极区域中包括成角度的轻掺杂漏极(LDD)注入区。该漏极区域可以耦合到位线，并且控制栅极可以耦合到SONOS字线。该存储器单元可以进一步包括选择晶体管，该选择晶体管包括具有晕环状注入区的共享源极区域，其中，该共享源极区域可以在该NVM阵列的同一行中的两个邻近存储器单元之间共享。该嵌入式系统还可以具有耦合到该EEPROM部分的可编程控制电路系统。该可编程控制电路系统被配置用于提供工作电压以使得能够对该EEPROM部分的一个所选行进行字编程。
在一个实施例中，该存储器晶体管的成角度的LDD注入区具有的掺杂剂剂量可以在大约1e12至1e14个原子每cm2的范围内。
在一个实施例中，该字编程包括使用多次编程操作将多个字顺序地写入所选行。在该多次编程操作中的各次编程操作之间不执行任何擦除操作。
在一个实施例中，这些工作电压可以包括：提供给与所选行的存储器单元相关联的SONOS字线的第一高压；以及提供给与要被抑制的存储器单元相关联的位线的第二高压。该第二高压是在大约1.5V至2.5V范围内的用于减小抑制干扰的抑制电压。
图1A是展示了非易失性存储器单元的截面侧视图的框图，并且在图1B中描绘了其相应的示意图。非易失性存储器(NVM)阵列或器件可以包括NVM单元，这些NVM单元具有：使用硅-氧化物-氮化物-氧化物-硅(SONOS)或浮栅技术来实施的非易失性存储器晶体管或器件，以及彼此邻近地设置或彼此耦合的常规场效应晶体管(FET)。
在一个实施例中，如图1A中所展示的，非易失性存储器晶体管是SONOS型电荷俘获非易失性存储器晶体管。参考图1A，NVM单元90包括在衬底98上方形成的NV晶体管94的控制栅极(CG)叠层或存储器栅极(MG)叠层。NVM单元90进一步包括在NV晶体管94的任一侧在衬底98中形成的或可选地在衬底98中的阱93内形成的源极区域97/漏极区域88。在一个实施例中，源极区域/漏极区域通过NV晶体管94下方的沟道区域91连接。NV晶体管94包括形成ONO叠层的氧化物隧道电介质层、氮化物或氮氧化物电荷俘获层92、氧化物顶层或阻挡层。多晶硅层(poly)或金属层被设置成覆盖在ONO层上，该多晶硅层或金属层可以用作控制栅极(CG)或存储器栅极(MG)。如图1A中最佳示出的，NVM单元90进一步包括邻近NV晶体管94设置的FET 96。在一个实施例中，FET 96包括被设置成覆盖在氧化物栅极电介质层上的金属或多晶硅选择栅极(SG)。FET 96进一步包括在FET 96的任一侧在衬底98中形成的或可选地在衬底98中的阱93内形成的源极区域/漏极区域。如图1A中最佳示出的，FET 96和NV晶体管94共享设置在这两者之间的源极区域/漏极区域97(或称为内部节点97)。SG适当地偏置了VSG来打开或关闭FET 96下方的沟道95。如图1A中所展示的，NVM单元90被认为具有双晶体管(2T)架构，其中，贯穿此专利文件，NV晶体管94和FET 96可以分别被认为是存储器晶体管和选择或传输晶体管。
在一个实施例中，图1B描绘了具有与FET 96串联连接的非易失性(NV)晶体管94的双晶体管(2T)SONOS NVM单元90。当CG适当地偏置了VCG时，或者通过相对于衬底98或阱93在CG上施加正脉冲从而使电子通过福勒诺德海姆隧穿(FNT)从反型层注入到电荷俘获层92中，NVM单元90被编程(位值“1”)。在电荷俘获层92中俘获的电荷会在漏极88与源极97之间形成能量势垒，这提高了导通基于SONOS的NV晶体管94所需的阈值电压(VT)，从而使器件处于“已编程”状态。通过相对于衬底98或阱93在CG上施加相反的偏压VCG或在CG上施加负脉冲来擦除NVM单元90，该相反的偏压或负脉冲导致空穴从累积沟道91进入ONO叠层中的FNT。已编程阈值电压和已擦除阈值电压分别称为“Vtp”和“Vte”。在一个实施例中，NV晶体管94也可以处于抑制状态(位值“0”)，其中，通过在NVM单元90的源极和漏极上施加正电压来抑制先前已擦除的单元(位值“0”)被编程(位值“1”)，而相对于衬底98或阱93对控制栅极(CG)施加正脉冲(如在编程条件下)。由于干扰竖直场，NV晶体管94的阈值电压(称为“Vtpi”)变得稍微正一些，但是保持已擦除(或已抑制)状态。在一个实施例中，Vtpi还通过ONO叠层的电荷俘获层92将俘获的电荷(用于已擦除状态的空穴)保持在电荷俘获层92中的能力来确定。如果电荷陷阱较浅，则俘获的电荷倾向于耗散，并且NV晶体管94的Vtpi变得更加正。在一个实施例中，NV晶体管94的Vtpi倾向于随着进一步的抑制操作而衰减或爬升。应当理解的是，在此将位值或二元值“1”和“0”分配给NVM单元90的相应的“已编程”状态和“已擦除”状态仅是出于解释的目的，并且不应当被解释为限制。在其他实施例中，该分配可以颠倒或具有其他布置。
在另一个实施例中，NV晶体管94可以是浮栅MOS场效应晶体管(FGMOS)或器件。通常，FGMOS在结构上与上述基于SONOS的NV晶体管94类似，不同之处主要在于FGMOS包括多晶硅(poly)浮栅，该多晶硅浮栅电容耦合到器件的输入端，而不是氮化物或氮氧化物电荷俘获层92。因此，FGMOS器件可以参考图1A和图1B来描述，并且以类似的方式操作。
类似于基于SONOS的NV晶体管94，可以通过在控制栅极与源极区域和漏极区域之间施加适当的偏压VCG来编程FGMOS器件，该偏压提高了导通FGMOS器件所需的阈值电压VT。可以通过在控制栅极上施加相反的偏压VCG来擦除FGMOS器件。
在一个实施例中，源极区域/漏极区域86可以被认为是NVM单元90的“源极”并被耦合到VSL，而源极区域/漏极区域88可以被认为是“漏极”并被耦合到VBL。可选地，阱93与VPW耦合。如图1A中最佳示出的，FET 96和NV晶体管94都可以是n型或n沟道晶体管，其中，源极/漏极区域86、88、97掺杂有n型材料，而阱93和/或衬底98掺杂有p型材料。应当理解的是，NVM单元90还可以另外地或可替代地包括p型或p沟道晶体管，其中，根据本领域普通技术人员的实践，源极区域/漏极区域和阱可以被相反地或不同地掺杂。
通过制造以行和列布置并通过多条水平和竖直控制线连接到外围电路系统(诸如地址解码器和感测放大器)的存储器单元(诸如NVM单元90)的网格来构造存储器阵列。每个存储器单元包括至少一个非易失性半导体器件(诸如上述非易失性半导体器件)，并且可以具有如图1A中所描述的单晶体管(1T)或双晶体管(2T)架构。
图2是展示了根据本主题的一个实施例的NVM阵列的示意图。在一个实施例中，如图2中所展示的，存储器单元90具有2T架构，并且除了非易失性存储器晶体管之外还包括传输或选择晶体管，例如，与存储器晶体管共享共同衬底连接或内部节点的常规IGFET。在一个实施例中，NVM阵列100包括以N行或页(水平)和M列(竖直)布置的NVM单元90。同一行中的NVM单元90可以被认为是在同一页中。在一些实施例中，几行或几个页可以组合到一起以形成存储器扇区。应当理解的是，存储器阵列的术语“行”和“列”用于说明而非限制的目的。在一个实施例中，行被水平地布置并且列被竖直地布置。在另一个实施例中，存储器阵列的术语行和列可以颠倒或以相反的意义使用、或以任何取向布置。
在一个实施例中，SONOS字线(WLS)耦合到同一行中的NVM单元90的所有CG，字线(WL)耦合到同一行中的NVM单元90的所有SG。在一个实施例中，位线(BL)耦合到同一列中的NVM单元90的所有漏极区域88，而共同源极线(CSL)或源极区域86在阵列中的所有NVM单元之间耦合或共享。在一个替代实施例中，CSL可以在同一行中的两个成对的NVM单元(诸如如图3A中最佳示出的T1和T2)之间共享。CSL还耦合到同两列中的所有NVM对的共享源极区域。
在闪存模式下，写入操作可以包括对所选行(页)进行批量擦除操作，然后对该同一行中的各个单元进行编程操作或抑制操作。NVM单元中一次可以被擦除的最小块是单个页(行)。单元中一次可以被编程/抑制的最小块也可以是单个页。
参考图2，NVM单元90可以成对布置，诸如NVM单元对200。在一个实施例中，如图9中最佳示出的，NVM单元对200包括具有镜像取向的两个NVM单元90，使得每个NVM单元90的选择晶体管彼此邻近地设置。同一NVM单元对200中的NVM单元90还可以共享共同源极区域，从而接收电压信号VCSL。
图3A展示了NVM阵列100的2×2阵列300，以展现根据本披露的擦除操作的实施例。如前所述，NVM阵列100可以采用共同源极线(CSL)配置。在一个实施例中，在NVM阵列中的所有NVM单元之间或至少在相邻列中的NVM单元(例如T1和T2)之间共享一个单个CSL(例如CSL0)。在一个实施例中，可以在邻近列中的NVM单元90的选择晶体管之间设置并共享CSL。在以下描述中，为了清楚和便于解释，假设包括2×2阵列300的NVM阵列100中的所有晶体管都是N型晶体管。应当理解的是，在不失一般性的情况下，可以通过反转所施加电压的极性来描述P型配置，并且这种配置在本披露的设想实施例之内。此外，在以下描述中使用的电压是为了便于解释而选择的，并且仅表示本主题的一个示例性实施例。在不同的实施例中可以采用其他电压。
图3A展示了NVM阵列100的一个段的示例性实施例，该段可以是存储器单元的大存储器阵列的一部分。在图3A中，2×2存储器阵列300包括以两行和两列布置的至少四个存储器单元T1、T2、T3和T4。尽管NVM单元T1至T4可以设置在两个邻近列(共同源极线CSL0)中，但是它们也可以设置在两个邻近行或两个非邻近行中。NVM单元T1至T4中的每一个可以在结构上类似于如上所述的NVM单元90。
NVM单元T1至T4中的每一个可以包括基于SONOS的存储器晶体管和选择晶体管。每个存储器晶体管包括耦合到位线(例如，BL0和BL1)的漏极、耦合到选择晶体管的漏极并通过该选择晶体管耦合到单个共同源极线(例如，CSL0)的源极。每个存储器晶体管进一步包括耦合到SONOS字线(例如，WLS0)的控制栅极。这些选择晶体管各自包括耦合到共同源极线(例如，CSL0)的源极、和耦合到字线(例如，WL0)的选择栅极。
例如，参考图3A，页0被选择以进行擦除，而页1未被(未选择)用于擦除操作。如前所述，单个页可以是NVM单元90中在一个操作中被擦除的最小块。因此，通过将适当的电压施加到所选行(页0)中的所有NVM单元共享的SONOS字线(WLS0)、衬底连接以及NVM阵列100中的所有位线，可以立即擦除该行中的包括T1和T2的所有NVM单元。在一个实施例中，将负电压V负施加到WLS0，并且将正电压V正经由页0中的所有NVM单元的SPW施加到衬底或p阱、包括BL0和BL1在内的所有位线以及包括CSL的共同源极线。因此，在T1和T2中的存储器晶体管的CG与衬底/P阱之间施加全擦除电压(V负-V正)，以擦除其中先前俘获的任何电荷(如果有的话)。在一个实施例中，包括WL0和WL1在内的所有字线都耦合到电源电压V电源。
仍然参考图3A，当未选择页(行)(例如页1)用于擦除操作时，替代地将正电压V正施加到WLS1，使得页1中的存储器晶体管(包括T3和T4)的CG到衬底/P阱大约为0V(V正-V正)。因此，页1的NVM单元的状态保持不变(未擦除)。
表I描绘了可以用于非易失性存储器的页0的批量擦除操作的示例性偏置电压，该非易失性存储器具有2T架构并且包括具有N型SONOS晶体管和CSL的存储器单元(类似于2×2阵列300)。
Figure BDA0002489590840000121
表I
图3B展示了在编程操作期间NVM阵列100的一段2×2阵列300的示例性实施例。例如，参考图3B，NVM单元T1是要被编程或写入逻辑“1”状态(即，被编程为OFF状态)的目标单元，而已经被如图3A中描绘的先前擦除操作擦除为逻辑“0”状态的NVM单元T2维持在逻辑“0”或ON状态。应当理解的是，T1和T2尽管出于说明性目的被展示为两个邻近单元，但也可以是同一行(诸如行0)上的两个分开的NVM单元。这两个目标(编程T1和抑制T2)是通过将第一或正高压(V正)施加到NVM阵列100的页或行0中的WLS0来实现的，在对所选存储器单元进行编程时将第二或负高压(V负)施加到BL0以使T1的存储器晶体管偏置，同时在抑制对未选择存储器单元的编程时将抑制电压(V抑制)施加到BL1以使T2的存储器晶体管偏置，并且将共同电压施加到所有NVM单元的共享衬底或p阱SPW、以及耦合到第二或负高压(V负)的字线(WL1和WL2)。在一个实施例中，在T1与T2之间或在所有NVM单元90之间的共同源极线CSL0可以处于第三高压或CSL电压(VCSL)，或者被允许浮动。在一个实施例中，第三高压VCSL可以具有小于V正或V负的电压电平或绝对幅值。在一个实施例中，VCSL可以由其自己的专用电路系统生成，该专用电路系统包括存储器器件中的DAC(未示出)。VCSL可以具有与裕度电压V裕度近似相同的电压电平或绝对幅值，这将在稍后部分中进一步详细讨论。当将经由WLS0的V正施加到存储器晶体管T2时，BL1上的正V抑制被传递到其沟道。该电压降低了存储器晶体管T2上的栅极到漏极/沟道电压，从而减小了编程区，使得阈值电压与Vte的偏移很小。仍可能发生的电荷隧穿称为抑制干扰，并且被量化为(Vte-Vtpi)。在一个实施例中，作为编程操作的结果，基于NVM单元所接收的位线电压，页0的所有NVM单元(包括T1和T2)可以达到二元状态“1”(已编程——Vtp)或“0”(已抑制——Vtpi)。未选择页(诸如页1)中的NVM单元可以保持二元状态“0”(已擦除——Vte)。
另外，并且如以下更详细地描述的，将具有小于V负的电压电平或绝对幅值的所选裕度电压(V裕度)施加到未选择行或页(例如页1)中的WLS1，以减小或基本上消除由于对所选T1的编程而引起的未选择NVM单元T4中的编程状态位线干扰。在一个实施例中，V裕度的绝对电压电平或幅值可以与VCSL相同。
表II描绘了可以用于对非易失性存储器进行编程的示例性偏置电压，该非易失性存储器具有2T架构并且包括具有N型SONOS晶体管和CSL的存储器单元。
表II
通常，裕度电压(V裕度)具有与第二高压或V负相同的极性，但是比V负高或更加正，相差至少等于针对其减小了编程状态位线干扰的存储器晶体管的阈值电压(VT)的电压。
图4描绘了针对基于SONOS的NVM单元的一组脉冲宽度曲线的实施例。在一个实施例中，x轴表示施加到CG的脉冲的持续时间，并且y轴描绘处于已编程、已擦除或已抑制状态的几个单元的平均VT电平。作为示例，在常规闪存操作下，编程脉冲时间(Tp)＝2ms，并且擦除脉冲时间(Te)＝6ms。为了在读取操作期间可靠地区分“0”状态与“1”状态，Vtp电平与Vtpi电平之间应有足够的间隔。Vt窗口定义为(Vtp-Vtpi)。
图5示出了示例性的基于SONOS的NVM阵列(诸如NVM阵列100)中的Vtp分布和Vtpi分布。图4中描绘的Vtp电平和Vtpi电平将对应于这两个分布的峰值。最坏情况的Vt窗口确定了是否可以可靠地读取阵列中的所有NVM单元。因此，必须改进NVM阵列的最坏情况的Vt窗口，使得由于Vtp和Vtpi的接近的范围，尤其是在多个写入周期之后，可能被不正确地读取的NVM单元数量最少。
再次参考图2，在一个实施例中，NVM阵列100可以被进一步划分分为闪存阵列150和EEPROM阵列160。闪存阵列150和EEPROM阵列160中的NVM单元90可以是基于SONOS的，并且在结构上类似于图1和图9中描绘的实施例。在一个实施例中，闪存阵列150和EEPROM阵列160可以在单个存储器阵列或单个集成电路封装体内彼此邻近地设置，并且由于结构特征上的相似性而可以被同时制造。NVM阵列100可以被配置成某个(某些)部分(例如页0至X)用作闪存存储器器件，并且(多个)其他部分(例如页X+1至N-1)用作EEPROM器件。该配置可以通过与外部电路系统的连接和/或包括但不限于电压信号、信号持续时间等的操作参数来实现。应当理解的是，NVM阵列100可以有多个部分被配置用于用作闪存存储器器件或EEPROM器件，并且这些部分在物理上可以彼此邻近或者可以彼此不邻近。
作为示例，在闪存存储器操作模式下，假设NVM阵列100的一个页的长度为1024位(128字节)(M＝1024)。要将小于128字节的数据结构写入该页(例如页0)，则擦除整个页并且然后对其进行编程。在一个实施例中，如果需要频繁地更新该特定数据结构，则这一个页可能要经历大量的写入周期。该大量的写入周期可能会对该页的NVM单元的性能产生不利影响，诸如减小如图5中描绘的(Vtp-Vtpi)窗口。
在一个实施例中，代替频繁地写入到相同的一个或多个页，闪存存储器(诸如闪存存储器阵列150)采用循环缓冲器。每次更新数据结构时，其都被写入到新页，并且在已被写入到所有可用的新页时循环回到第一页。在一个实施例中，对于与页的位长度相比相对较短(诸如长度为几个字节/字)且频繁更新的数据结构，可以将页中未使用的位驱动为擦除饱和。
在一个实施例中，闪存存储器150可以用于存储较不频繁更新和/或位长度较长(与闪存存储器150的页位长度相比)的数据结构。对于如前所述的频繁更新且位长度较短的数据，可以替代地将其存储在EEPROM存储器阵列160中。
图6展示了在包含n个字的页(诸如EEPROM存储器160)上的基于字/字节编程的EEPROM仿真的写入周期。通常，常规EEPROM阵列是基于浮栅的存储器器件。在一个实施例中，如前所述，EEPROM阵列160在结构上类似于闪存存储器150，如替代地在基于SONOS的电荷俘获存储器中那样，并且还如图1A和图1B中描绘的。
在一个实施例中，该操作可以扩展到字节编程或多字节/字编程。写入到页开始于EEPROM阵列160中的页擦除，该操作可以类似于图3A中描绘的实施例。然后，将n个字(第1个字至第n个字)顺序地写入到同一所选页。在一个实施例中，这n个字中的每一个可以具有相同的位长度或不同的位长度。在页批量擦除之后，将第1个字或编程字1写入到所选页的第一部分。应当理解的是，所选页的第一部分和任何后续部分可以物理地设置在所选页(行)的(多个)任何列中，并且不限于如图6中所展示的前几列。在一个实施例中，该操作类似于图3B中描绘的实施例，其中，二元状态“1-已编程”或“0-已抑制”被写入到与第1个字相对应的第一部分内的每个NVM单元的存储器晶体管中。同时，页的除第一部分之外的其他部分中的NVM单元全部被抑制以保持二元状态“0”。在一个实施例中，在后续的写入操作之间在页上没有擦除操作。随后，将第2个字以类似的方式写入到页的第二部分，同时再次抑制除第一部分和第二部分之外的其他部分中的NVM单元。同时，对第一部分进行重新编程以保持其内容。通常，在写入第i个字时，以先前的数据对第一部分至第(i-1)部分进行重新编程，并且再次抑制第(i+1)部分至第n部分。在一个替代实施例中，为了更好的耐久性特性，第一部分至第(i-1)部分可以被抑制，而不是被重新编程。写入周期将一直持续到将所有n个字都写入到所选页、或使用了该页的所有NVM单元为止。
因此，在一个写入周期中，所选页中的一些NVM单元(诸如在第n部分中的那些NVM单元)可以经受最高达n次抑制干扰而没有进行单次擦除操作。在一个实施例中，如果每个编程操作持续2ms，则一些NVM单元可以经受(2×n)ms的总编程信号脉冲持续时间。参考图4和图7，NVM单元的Vtpi随着脉冲持续时间的增加而正向地(或朝Vtp)移动。结果是，如图7中描绘的，最坏情况的Vt窗口将进一步减小，这可能会对读取操作的准确性产生不利影响。
参考图3B和表II，选择T2以进行抑制，使得保持二元状态“0”。在一个实施例中，T2的存储器晶体管的CG和漏极均耦合到正电压(分别为V正和V抑制)。由于存储器晶体管处于已擦除状态(沟道打开)，因此V抑制可以被传递到该沟道。结果是，可以减小跨存储器晶体管的ONO叠层的隧穿场。在一个实施例中，如果V正保持近似恒定，则在T2的漏极处(经由BL1)施加的更加正的(或幅值更大的)V抑制可以导致在被选择以进行抑制的NVM单元中的存储器晶体管(例如T2)的抑制干扰(Vtpi向Vtp的偏移)减小。
图8是展示了在闪存操作模式和EEPROM操作模式期间的抑制阈值电压Vtpi与编程脉冲宽度之间的关系的曲线图。参考图8，Vtpi的正向偏移(抑制干扰)随着编程脉冲宽度(时间)的增加而增加。在EEPROM操作模式下(诸如如图6中描绘的字/字节编程)，由于在单个写入周期内潜在的多次抑制操作(因此更长的编程脉冲宽度)而没有在其之间进行擦除操作，该问题可能更加明显。在一个实施例中，当施加到NVM单元的漏极的V抑制增加时，存储器晶体管的Vtpi的增加速率降低。以表II中的操作信号电压为例，当V正在大约5.5V的范围内时，如果V抑制从1.1V增加到大约1.5V至2.5V的范围，则在EEPROM操作模式和闪存操作模式两者下都可以减小抑制干扰对存储器晶体管的影响。
图9是展示了非易失性存储器阵列中的NVM晶体管对(诸如图2中的NVM对200或图3B中的T1和T2)的一个实施例的截面侧视图的框图。在一个实施例中，作为示例，选择T1以进行编程并且选择T2以进行抑制。当存储器晶体管被抑制时，V抑制被传递到存储器晶体管的沟道以及存储器晶体管与选择晶体管之间的内部节点。如前所述，更大的V抑制(例如1.5V至2.5V)可以帮助减小抑制干扰。
如图9中最佳示出的，当T2被抑制时，V抑制被传递到存储器晶体管的沟道以及内部节点902。在一个实施例中，内部节点902以与NVM单元的源极区域/漏极区域类似的方式被掺杂。因此，经由位线BL1施加的增加的V抑制(例如1.5V或更高)(其帮助在EEPROM操作模式下实现字节/字编程)也可能不利地增加T2的SG下方的内部电场，这进而可能增加T2的内部节点902处或附近的栅致漏极泄漏(GIDL)电流(图9中的事件1)。进而，GIDL电流可能会成为内部节点902的底部处或附近的雪崩倍增(图9中的事件2)的馈送。然后，所产生的二次电子可以通过存储器晶体管的CG下方的竖直场被加速，并且被俘获在ONO叠层的电荷俘获层92中(图9中的事件3)。结果是，在抑制操作期间，可能会无意地对存储器晶体管进行部分编程或软编程。在一个实施例中，通过在一些抑制NVM单元中采用较高的VIHBIT，Vtpi中的这种无意正向偏移现象可以消除或抵消抑制干扰的减小。对一些NVM单元(先前已擦除或已抑制的)进行二次碰撞电离热电子(secondary impact ionization hot electron，SIIHE)软编程的这种机制可能会导致Vtpi分布出现尾部，如图10中最佳展示的。
如先前所讨论的，采用较高的V抑制(尤其是在将基于电荷俘获SONOS的NVM阵列被配置用于以EEPROM操作模式执行时)在减小由于多次抑制操作而没有进行单次擦除而产生的抑制干扰方面可以是有用的。然而，需要解决如图9和图10中所描述的无意软编程。在一个实施例中，可以执行优化的掺杂和注入条件以减小内部节点902处或附近的GIDL电流以及内部电场，这些内部电场在升高的V抑制电压下导致Vtpi拖尾行为(如图10中描绘的)。
图11是展示了在制造的实施例期间的NVM对200的一部分的截面侧视图的框图。应当理解的是，以下掺杂方案可以适用于或执行到诸如NVM阵列100等NVM阵列中的其他NVM单元。在一个实施例中，NVM单元的选择晶体管可以是非对称性晶体管，其中，其源极和漏极可以具有不同的掺杂方案。如先前所讨论的，两个邻近NVM单元共享设置在这两个选择晶体管之间的源极区域。在一个实施例中，共享源极区域可以形成CSL的一部分或耦合到CSL。如图11中最佳示出的，在共享源极区域处或附近形成轻掺杂漏极区域(NLDD)1106。在一个实施例中，NLDD 1106可以通过将n型离子注入到共享源极区域中来形成。NLDD 1106注入区形成可以是基准制造工艺的一部分，并且使用掩模(未示出)或间隔物(未示出)作为注入工艺的一部分。随后，NLDD注入区的掩模可以用于在选择晶体管的共享源极区域附近形成晕环状注入区1102，而无需在诸如选择晶体管的漏极区域(内部节点1120)等其他区域中形成晕环状注入区。晕环状注入区1102可以是以一定角度进行的高倾斜晕环状注入区(参见掺杂材料1104)，因此晕环状注入区1102至少部分地形成在SG下方。晕环状注入区1102可以至少部分地封装先前形成的NLDD 1106以及选择晶体管的共享源极区域，并且可以是p型材料1104。晕环状注入区1102可以仅形成在选择晶体管的源极区域中，从而使该选择晶体管成为非对称性选择晶体管。
在一个实施例中，选择晶体管的非对称性晕环状注入区(诸如晕环状注入区1102)可以增加SG阈值电压并管理短沟道效应。结果是，减小的SG沟道泄漏可以帮助抑制GIDL电流(图9中的事件1)的发生或程度，这将对由于可能的升高的V抑制而注入到存储器晶体管的ONO叠层中的电荷载流子(无意软编程或抑制干扰)有贡献。
在另一个实施例中，可以通过控制在存储器晶体管的源极区域和漏极区域和/或选择晶体管的漏极区域处或附近的SONOS LDD注入区(SLDD)1110的剂量、能量和/或注入角度来减小抑制干扰。在一个实施例中，选择晶体管可以在其源极侧具有NLDD 1106并且在其漏极侧具有SLDD 1110。在一个实施例中，SLDD 1110可以通过n型材料1108的成角度注入来形成，使得SLDD 110可以至少部分地设置在存储器晶体管的ONO和CG叠层下方。在一个实施例中，SLDD 1110注入区是使用在大约1e12至1e14个原子每cm2的范围内的低注入剂量、在大约2keV至20keV的范围内的高能量和在大约0至30度的范围内的倾斜角度形成的。在一个实施例中，存储器晶体管的内部节点和漏极处的较低剂量且较高能量的SLDD 1110可以帮助减小SG GIDL电流，该电流是可能的SIIHE的馈送电流。此外，SLDD 1110可能会使存储器晶体管的Vtp变得更加正，并且使Vtpi变得更加负，从而导致更大的最坏情况的(Vtp-Vtpi)窗口。较低剂量且高能量的SLDD 1110还可以增加SG阈值电压，从而减小沟道泄漏电流。
在一个实施例中，还可以通过在大约1e12至1e14个原子每cm2的范围(p型)内的浅p阱93注入区来减小对存储器晶体管的抑制干扰。较浅的p阱93掺杂方案可以帮助减小SG阈值电压。此外，在存储器晶体管的p阱93与源极区域(内部节点1120)的交界处或附近的缓变结可以帮助减少在升高的V抑制(诸如在1.5V至2.5V范围内)下的SIIHE产生。例如，p阱93可以掺杂有在大约1e12至1e14个原子每cm2的范围内的硼或其他p型掺杂剂。在一个实施例中，在存储器晶体管的p阱93与源极区域(内部节点1120)之间的交界处或附近的不同剂量(例如较低剂量)的掺杂剂(少于1e12至1e14个原子每cm2)和/或变化的能量可以产生缓变结，从而使从p阱93(p型掺杂)到内部节点1120(n型掺杂)的过渡不那么剧烈。
存储器晶体管的抑制干扰还可能很大程度上取决于ONO叠层的电荷俘获层92中的电荷陷阱的性质。在一个实施例中，如图1A中最佳示出的，电荷俘获层92可以包括氮氧化硅(SixOyNz)。可以通过减少电荷俘获层92的硅含量和/或增加其氧含量来最小化浅电荷陷阱的数量，从而减小抑制干扰。在一个实施例中，硅含量可以控制在大约40％至60％的范围内，并且氧含量可以控制在大约10％至40％的范围内。
图12是展示了根据本主题的一个实施例的包括闪存存储器和EEPROM存储器两者的嵌入式NVM系统的示意图。图12是展示了根据实施例的嵌入式NVM系统的框图。NVM系统1200可以包括经由地址总线1206、数据总线1208和控制总线1210耦合到NVM器件1202的处理器件1204。本领域技术人员应了解，出于说明的目的，已经简化了NVM系统1200，并且不旨在成为完整的描述。特别地，在此不详细描述处理器件1204、行解码器1214、列解码器1218、感测放大器1222以及命令和控制电路系统1224的细节。应当理解的是，NVM系统1200可以包括图12中的实施例的全部部件、一些部件或比其更多的部件。在一个示例性实施例中，处理器件1204可以是由加利福尼亚州圣何塞市赛普拉斯半导体公司(Cypress SemiconductorCorporation)开发的可编程片上系统
Figure BDA0002489590840000201
处理器件。可替代地，处理器件1204可以是本领域普通技术人员已知的一个或多个其他处理器件，诸如微处理器或中央处理单元(“CPU”)、控制器、专用处理器、数字信号处理器(“DSP”)、专用集成电路(“ASIC”)、现场可编程门阵列(“FPGA”)等。
NVM器件1202包括存储器阵列1212(类似于图2的NVM阵列200)，该存储器阵列被组织为多行和多列非易失性存储器单元(图12中未示出)，如以下描述的。在一个实施例中，如先前更详细地讨论的，NVM器件1202可以包括被配置用于存储数据值的各种存储器单元(未示出)。可以利用2T架构和共同源极线来实施存储器单元，以减小每个存储器单元的总体占用面积。每个存储器单元也可以是基于电荷俘获SONOS，并且与福勒诺德海姆编程技术兼容。存储器阵列1212可以包括一个或多个NVM扇区，诸如扇区A1231至扇区N1232。在一个实施例中，扇区的一部分(例如扇区A至E)可以被配置用于用作闪存存储器，并且扇区的另一部分(例如扇区F至N)可以被配置用于用作EEPROM存储器。如前所讨论的，闪存存储器和EEPROM存储器中的存储器单元在结构上类似，即，均基于电荷俘获SONOS并被设置在一个单个集成电路封装体或半导体裸片内。
在一个实施例中，包括电压控制电路系统1226的命令和控制电路系统1224可以是可编程的并且被配置用于经由SONOS字线、字线、位线等向存储器阵列1212提供各种操作电压信号，包括但不限于如图3A和图3B中描绘的V正、V负、VCSL、V裕度、V抑制。在一个实施例中，命令和控制电路系统1224可以包括选择电路系统，以根据数据结构的性质来选择是将数据结构写入到具有相同存储器阵列1212的闪存存储器还是EEPROM存储器。位长度较长或较不频繁更新的数据结构(诸如代码)将被存储在闪存存储器(诸如扇区A至E)中，并且位长度较短或频繁更新的数据结构(诸如蓝牙配对信息)将被选择为存储在EEPROM存储器(诸如扇区F至N中)。
因此，已经描述了非易失性存储器及其用于减小闪存存储器和EEPROM存储器两者中的抑制干扰的操作方法的实施例。尽管已经参考具体示例性实施例描述了本披露，但是将显然的是，在不背离本披露的更广泛精神和范围的情况下，可以对这些实施例进行各种修改和改变。相应地，本说明书和附图将被视为是说明性的而非限制性的。
提供了本披露的摘要以遵守37C.F.R.§1.72(b)，其要求摘要使得读者可以快速确定本技术披露的一个或多个实施例的性质。基于其将不被用于解释或者限制权利要求的范围或者含义的理解提交本摘要。另外，在前述的具体实施方式中，可以看到，出于将本披露连成一个整体的目的而将各种特征一起组合到单个实施例中。本披露的这种方法并不被解释为反映所要求保护的实施例要求比每项权利要求中明确陈述的更多特征的意图。相反，如权利要求所反映的，创造性主题在于少于单个披露的实施例的全部特征。因此，据此将权利要求结合到具体实施方式中，其中，每项权利要求独自代表单独的实施例。
本说明书中对“一个实施例”或“实施例”的提及意味着结合该实施例所描述的特定特征、结构或特性被包括在电路或方法的至少一个实施例中。在本说明书中，在各处出现的短语“一个实施例”并不一定都指代同一个实施例。

Claims (20)

1.一种存储器器件，包括：
非易失性存储器(NVM)阵列，该NVM阵列被划分为包括以行和列布置的电荷俘获存储器单元的闪存存储器部分和电可擦除可编程只读存储器(EEPROM)部分，其中，每个存储器单元包括：
存储器晶体管，该存储器晶体管在源极区域和漏极区域中包括成角度的轻掺杂漏极(LDD)注入区，其中，该成角度的LDD注入区至少部分地在该存储器晶体管的氧化物-氮化物-氧化物(ONO)叠层下方延伸，以及
选择晶体管，该选择晶体管包括具有晕环状注入区的共享源极区域，其中，该共享源极区域在该NVM阵列的同一行中的两个邻近存储器单元之间共享，
其中，该闪存存储器部分和该EEPROM部分设置在一个单一半导体裸片内。
2.如权利要求1所述的存储器器件，其中，这些存储器单元具有双晶体管(2T)架构。
3.如权利要求1所述的存储器器件，其中，该存储器晶体管是基于硅-氧化物-氮化物-氧化物-硅(SONOS)的，每个包括电荷俘获氮氧化物层。
4.如权利要求3所述的存储器器件，其中，该电荷俘获氮氧化物层的硅含量在大约40％至60％的范围内，并且氧含量在大约10％至40％的范围内。
5.如权利要求1所述的存储器器件，其中，该晕环状注入区至少部分地围绕这两个邻近存储器单元的共享源极区域。
6.如权利要求1所述的存储器器件，其中，该选择晶体管为非对称性晶体管，其中，该选择晶体管的漏极区域不包括该晕环状注入区。
7.如权利要求1所述的存储器器件，其中，该存储器晶体管的该成角度的LDD注入区包含的掺杂剂剂量在大约1e12至1e14个原子每cm2的范围内。
8.如权利要求1所述的存储器器件，其中，这些存储器单元包括n型晶体管，并且至少部分地设置在p型阱内，并且其中，该p型阱包含的掺杂剂剂量在大约1e12至1e14个原子每cm2的范围内。
9.如权利要求8所述的存储器器件，其中，该p型阱在与该存储器晶体管的源极区域的结附近掺杂有硼原子，以形成缓变结。
10.如权利要求1所述的存储器器件，其中，该选择晶体管的共享源极区域包括第一LDD，其中，该第一LDD和该晕环状注入区被注入相反类型的掺杂剂。
11.如权利要求1所述的存储器器件，其中，该存储器器件的EEPROM部分被配置用于执行字编程，其中，使用多次编程操作将多个字顺序地写入该NVM阵列的EEPROM部分的一个所选行，并且其中，在该多次编程操作中的各次编程操作之间不执行任何擦除操作。
12.一种存储器阵列，包括：
电可擦除可编程只读存储器(EEPROM)部分，该EEPROM部分包括以行和列布置的存储器单元，其中，
在该EEPROM部分中，每个存储器单元都包括电荷俘获非易失性存储器(NVM)晶体管，其中，同一行中的存储器单元共享SONOS字线，同一列中的存储器单元共享位线，并且两个邻近列中的存储器单元耦合到共同源极线，并且
在对该EEPROM部分的所选行进行字编程期间，使用多次编程操作将多个字顺序地写入该所选行中的存储器单元，其中，在该多次编程操作中的各次编程操作之间不执行任何擦除操作，并且
在将第一个字编程到该所选行的第一部分期间，将正电压施加到与该所选行相关联的SONOS字线，将大约1.5V至2.5V范围的高抑制电压施加到与该第一部分中的其中要写入已擦除状态的存储器单元相关联的位线，并且将该高抑制电压进一步施加到与该所选行中除该第一部分之外的部分中的存储器单元相关联的位线。
13.如权利要求12所述的存储器阵列，其中：
在将第二个字编程到该所选行的第二部分期间，将该高抑制电压施加到与该第二部分中的其中要写入该已擦除状态的存储器单元以及在该所选行中除该第一部分和该第二部分之外的部分中的存储器单元相关联的位线。
14.如权利要求13所述的存储器阵列，其中，该第一部分和该第二部分不重叠。
15.如权利要求12所述的存储器阵列，进一步包括闪存存储器部分，其中，该闪存存储器部分和该EEPROM部分设置在一个单一半导体裸片内。
16.如权利要求12所述的存储器阵列，其中，该EEPROM部分中的每个存储器单元进一步包括非对称性选择晶体管，并且其中，该非对称性选择晶体管的源极包括晕环状注入区。
17.一种嵌入式系统，包括：
非易失性存储器(NVM)阵列，该NVM阵列被划分为闪存部分和电可擦除可编程只读存储器(EEPROM)部分，其中，该闪存部分和该EEPROM部分各自包括以行和列布置的电荷俘获存储器单元，其中，每个存储器单元包括：
基于硅-氧化物-氮化物-氧化物-硅(SONOS)的存储器晶体管，该存储器晶体管在源极区域和漏极区域中包括成角度的轻掺杂漏极(LDD)注入区，其中，该漏极区域耦合到位线，并且控制栅极耦合到SONOS字线；以及
选择晶体管，该选择晶体管包括具有晕环状注入区的共享源极区域，其中，该共享源极区域在该NVM阵列的同一行中的两个邻近存储器单元之间共享；以及
耦合到该EEPROM部分的可编程控制电路系统，该可编程控制电路系统被配置用于提供工作电压以使得能够对该EEPROM部分的所选行进行字编程。
18.所述嵌入式系统，其中，该存储器晶体管的该成角度的LDD注入区包含的掺杂剂剂量在大约1e12至1e14个原子每cm2的范围内。
19.如权利要求17所述的嵌入式系统，其中，该字编程包括使用多次编程操作将多个字顺序地写入该所选行，其中，在该多次编程操作中的各次编程操作之间不执行任何擦除操作。
20.如权利要求19所述的嵌入式系统，其中，这些工作电压包括：
提供给与该所选行的存储器单元相关联的SONOS字线的第一高压；以及
提供给与要被抑制的存储器单元相关联的位线的第二高压，其中，该第二高压是在大约1.5V至2.5V范围内的用于减小抑制干扰的抑制电压。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116129957A (zh) * 2019-11-26 2023-05-16 赛普拉斯半导体公司 半导体装置、半导体推理装置和操作mac装置的方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102385951B1 (ko) * 2018-02-23 2022-04-14 에스케이하이닉스 시스템아이씨 주식회사 프로그램 효율이 증대되는 원 타임 프로그래머블 메모리 및 그 제조방법
CN110707092B (zh) * 2018-07-09 2021-11-16 联华电子股份有限公司 半导体存储器元件及其制作方法
FR3113976B1 (fr) * 2020-09-07 2023-07-28 St Microelectronics Rousset Mémoire type mémoire morte électriquement programmable et effaçable
TWI839588B (zh) * 2020-11-25 2024-04-21 美商英飛淩科技有限責任公司 基於矽-氧化物-氮化物-氧化物-矽的多階非揮發性記憶體裝置及操作其之方法
CN114649338A (zh) * 2020-12-18 2022-06-21 意法半导体(克洛尔2)公司 只读存储器
US12069857B2 (en) 2021-08-23 2024-08-20 Macronix International Co., Ltd. Memory cell, memory device manufacturing method and memory device operation method thereof

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1481026A (zh) * 2002-09-03 2004-03-10 力旺电子股份有限公司 低电压双向福乐诺汉写入/擦除闪速存储器
CN1720587A (zh) * 2002-11-14 2006-01-11 柰米闪芯集成电路有限公司 使用整合技术的组合式非易失性存储器
KR20100045856A (ko) * 2008-10-24 2010-05-04 삼성전자주식회사 비휘발성 메모리 소자 및 그 구동 방법
US20110032766A1 (en) * 2008-12-14 2011-02-10 Chip Memory Technology, Inc. N-channel sonos non-volatile memory for embedded in logic
US20110199830A1 (en) * 2010-02-12 2011-08-18 Peter Wung Lee Flotox-based, bit-alterable, combo flash and eeprom memory
US20110267883A1 (en) * 2010-05-03 2011-11-03 Peter Wung Lee Dram-like nvm memory array and sense amplifier design for high temperature and high endurance operation
US20130128667A1 (en) * 2011-11-18 2013-05-23 Aplus Flash Technology, Inc. Low-Voltage Page Buffer to be Used in NVM Design
US9589652B1 (en) * 2015-09-24 2017-03-07 Cypress Semiconductor Corporation Asymmetric pass field-effect transistor for non-volatile memory

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5387534A (en) 1994-05-05 1995-02-07 Micron Semiconductor, Inc. Method of forming an array of non-volatile sonos memory cells and array of non-violatile sonos memory cells
US6252799B1 (en) * 1997-04-11 2001-06-26 Programmable Silicon Solutions Device with embedded flash and EEPROM memories
JPH1167937A (ja) * 1997-08-12 1999-03-09 Sony Corp 半導体不揮発性記憶装置およびその製造方法
US6501684B1 (en) 1999-09-24 2002-12-31 Azalea Microelectronics Corporation Integrated circuit having an EEPROM and flash EPROM
KR100386611B1 (ko) * 2000-05-08 2003-06-02 주식회사 하이닉스반도체 플래쉬 메모리 셀의 어레이와 그를 이용한 데이터프로그램방법과 소거방법
JP4177329B2 (ja) 2002-08-29 2008-11-05 株式会社ルネサステクノロジ 半導体処理装置及びｉｃカード
US7233522B2 (en) 2002-12-31 2007-06-19 Sandisk 3D Llc NAND memory array incorporating capacitance boosting of channel regions in unselected memory cells and method for operation of same
JP4489359B2 (ja) 2003-01-31 2010-06-23 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
KR100546692B1 (ko) 2004-05-03 2006-01-26 동부아남반도체 주식회사 플래시 메모리 소자의 제조 방법
US7151293B1 (en) 2004-08-27 2006-12-19 Spansion, Llc SONOS memory with inversion bit-lines
KR100687872B1 (ko) 2005-05-18 2007-02-27 주식회사 하이닉스반도체 반도체소자 제조를 위한 이온주입방법 및 이를 이용한경사형 접합 형성방법
US20070278557A1 (en) 2006-05-31 2007-12-06 Texas Instruments Incorporated Novel method to form memory cells to improve programming performance of embedded memory technology
US7859904B1 (en) 2007-09-20 2010-12-28 Cypress Semiconductor Corporation Three cycle memory programming
WO2009154799A1 (en) 2008-06-20 2009-12-23 Aplus Flash Technology, Inc. An apparatus and method for inhibiting excess leakage current in unselected nonvolatile memory cells in an array
US7969804B1 (en) * 2008-09-22 2011-06-28 Cypress Semiconductor Corporation Memory architecture having a reference current generator that provides two reference currents
US8861273B2 (en) * 2009-04-21 2014-10-14 Macronix International Co., Ltd. Bandgap engineered charge trapping memory in two-transistor nor architecture
JP2010147491A (ja) * 2010-02-01 2010-07-01 Toshiba Corp 半導体記憶装置の製造方法
US20130294161A1 (en) 2012-05-07 2013-11-07 Aplus Flash Technology, Inc. Low-voltage fast-write nvsram cell
US9378821B1 (en) 2013-01-18 2016-06-28 Cypress Semiconductor Corporation Endurance of silicon-oxide-nitride-oxide-silicon (SONOS) memory cells
US8675405B1 (en) * 2013-03-12 2014-03-18 Cypress Semiconductor Corp. Method to reduce program disturbs in non-volatile memory cells
US8958248B2 (en) * 2013-03-14 2015-02-17 Nxp B.V. 2T and flash memory array
US20150171104A1 (en) 2013-12-12 2015-06-18 Cypress Semiconductor Corporation Complementary sonos integration into cmos flow
WO2016154144A1 (en) 2015-03-21 2016-09-29 NEO Semiconductor, Inc. Sonos byte-erasable eeprom
WO2016164318A1 (en) 2015-04-05 2016-10-13 NEO Semiconductor, Inc. Two transistor sonos flash memory
US9773567B1 (en) 2017-02-22 2017-09-26 Qualcomm Incorporated Reduced silicon-oxide-nitride-oxide-silicon (SONOS) flash memory program disturb

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1481026A (zh) * 2002-09-03 2004-03-10 力旺电子股份有限公司 低电压双向福乐诺汉写入/擦除闪速存储器
CN1720587A (zh) * 2002-11-14 2006-01-11 柰米闪芯集成电路有限公司 使用整合技术的组合式非易失性存储器
KR20100045856A (ko) * 2008-10-24 2010-05-04 삼성전자주식회사 비휘발성 메모리 소자 및 그 구동 방법
US20110032766A1 (en) * 2008-12-14 2011-02-10 Chip Memory Technology, Inc. N-channel sonos non-volatile memory for embedded in logic
US20110199830A1 (en) * 2010-02-12 2011-08-18 Peter Wung Lee Flotox-based, bit-alterable, combo flash and eeprom memory
US20110267883A1 (en) * 2010-05-03 2011-11-03 Peter Wung Lee Dram-like nvm memory array and sense amplifier design for high temperature and high endurance operation
US20130128667A1 (en) * 2011-11-18 2013-05-23 Aplus Flash Technology, Inc. Low-Voltage Page Buffer to be Used in NVM Design
US9589652B1 (en) * 2015-09-24 2017-03-07 Cypress Semiconductor Corporation Asymmetric pass field-effect transistor for non-volatile memory

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116129957A (zh) * 2019-11-26 2023-05-16 赛普拉斯半导体公司 半导体装置、半导体推理装置和操作mac装置的方法
CN116129957B (zh) * 2019-11-26 2024-04-05 赛普拉斯半导体公司 半导体装置、半导体推理装置和操作mac装置的方法

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