JP2010147491A - 半導体記憶装置の製造方法 - Google Patents

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Abstract

【課題】GIDLが抑制できるメモリセルトランジスタと選択トランジスタからなるフラッシュEEPROMを製造する。
【解決手段】半導体基板の表面に対して斜め方向且つメモリセルトランジスタCT及び選択トランジスタSTのゲート長方向に対して平行する方向に不純物を導入し、水平方向に所定角度回転させた半導体基板の表面に対して斜め方向且つメモリセルトランジスタ及び選択トランジスタのゲート長方向に対して交差する方向に不純物を導入して、メモリセルトランジスタのゲート電極と選択トランジスタのゲート電極との間の基板表面における不純物濃度が、メモリセルトランジスタのゲート電極同士の間の基板表面における不純物濃度及び選択トランジスタのゲート電極同士の間の基板表面における不純物濃度よりも低くなるようにメモリセルトランジスタ及び選択トランジスタのソース、ドレイン拡散層を形成する。
【選択図】 図21

Description

本発明は、メモリセルが不揮発性メモリセルトランジスタと選択トランジスタとで構成されたフラッシュEEPROMを代表とする不揮発性メモリ及び不揮発性メモリ混載ロジック集積回路などの半導体記憶装置の製造方法に関する。
電荷蓄積層と制御ゲート層からなる積層構造の不揮発性メモリセルトランジスタと、メモリセルトランジスタの書き込み、読み出し、消去動作を行う際に特定のメモリセルトランジスタを選択する選択トランジスタとから構成された不揮発性メモリが知られている。この不揮発性メモリにおいて、メモリセルトランジスタのドレイン拡散層はビット線に接続され、選択トランジスタのソース拡散層はソース線に接続され、メモリセルトランジスタのソース拡散層と選択トランジスタのドレイン拡散層は共有されている。すなわち、各メモリセルは、ビット線とソース線との間にメモリセルトランジスタと選択トランジスタが直列に接続された構成を有する。
メモリセルトランジスタ及び選択トランジスタのソース、ドレイン拡散層は、素子領域に対して不純物が選択的に導入されることで形成される。十分に大きなメモリセル電流を確保するには、ソース、ドレイン拡散層における不純物濃度を高くして、ソース、ドレイン拡散層における抵抗値を低下させる必要がある。しかし、メモリセルトランジスタと選択トランジスタで共有されているソース、ドレイン拡散層の不純物濃度を高くすると、ゲートインデューストドレインリーク電流(Gate Induced Drain Leakage: GIDL)が発生し、チャージポンプ回路で供給できる能力以上のリーク電流が発生すると所望の電位が供給できなくなるという問題が生じる。
なお、特許文献1には、メモリセルトランジスタと直列に選択トランジスタを接続し、選択トランジスタは2層ゲート構造とし、選択トランジスタの各ゲートの電圧を個々に駆動することで、選択トランジスタゲート電圧発生部の発生電圧レベルの絶対値を小さくして、消費電流を低減する不揮発性半導体記憶装置が開示されている。また、特許文献2には、ソース拡散層が、高濃度ソース拡散層と、高濃度ソース拡散層の浮遊ゲート側の側部に隣接し、高濃度ソース拡散層より不純物濃度が低い第1低濃度ソース拡散層とから構成され、第1低濃度ソース拡散層が高濃度ソース拡散層よりも浅い結合を持つことで、リーク電流の増大を抑制できる不揮発性半導体記憶装置が開示されている。特許文献3には、フローティングゲートの下部のチャネル領域の中で、ドレイン側不純物拡散層に隣接するチャネル領域にp型の不純物濃度がチャネル領域内で最も高いp+領域と、チャネル領域の中でフローティングゲートで覆われていない部分に設けられたp+領域とを有するフラッシュメモリが開示されている。さらに、特許文献4には、浮遊ゲートと制御ゲートとの積層構造を有するメモリセルトランジスタを含むメモリセルユニットと、ソース/ドレイン拡散層領域の一方がビット線またはソース線に接続され、他方がメモリセルユニットに接続された選択ゲートトランジスタとを具備し、選択ゲートトランジスタのゲート電極下で、選択ゲートトランジスタのソース/ドレイン拡散層領域の形状を非対称とした不揮発性半導体記憶装置が開示されている。
特開2006−309890号公報 特開平11−214547号公報 特開2000−114404号公報 特開2002−231832号公報
本発明は上記のような事情を考慮してなされたものであり、その目的は、十分に大きなメモリセル電流を確保することができ、且つゲートインデューストドレインリーク電流の発生が抑制できる半導体記憶装置が製造可能な半導体記憶装置の製造方法を提供することである。
本発明の半導体記憶装置の製造方法は、第1導電型の半導体基板上に電荷蓄積層と制御ゲート層からなる積層構造のメモリセルトランジスタのゲート電極と選択トランジスタのゲート電極とからなる配列を、前記メモリセルトランジスタのゲート電極と前記選択トランジスタのゲート電極との間の距離が前記メモリセルトランジスタのゲート電極同士の間の距離及び前記選択トランジスタのゲート電極同士の間の距離よりも短くなるように、複数形成し、前記メモリセルトランジスタのゲート電極と前記選択トランジスタのゲート電極をマスクとして使用して前記半導体基板の表面に対して斜め方向且つ前記メモリセルトランジスタ及び前記選択トランジスタのゲート長方向に対して平行する方向に第2導電型の不純物を導入し、水平方向に所定角度回転させた前記半導体基板の表面に対して斜め方向且つ前記メモリセルトランジスタ及び前記選択トランジスタのゲート長方向に対して交差する方向に第2導電型の不純物を導入し、前記メモリセルトランジスタのゲート電極と前記選択トランジスタのゲート電極との間の基板表面における不純物濃度が、前記メモリセルトランジスタのゲート電極同士の間の基板表面における不純物濃度及び前記選択トランジスタのゲート電極同士の間の基板表面における不純物濃度よりも低くなるように前記メモリセルトランジスタ及び選択トランジスタのソース、ドレイン拡散層を形成することを特徴とする。
本発明の半導体記憶装置の製造方法は、第1導電型の半導体基板上に電荷蓄積層と制御ゲート層からなる積層構造のメモリセルトランジスタのゲート電極と選択トランジスタのゲート電極とからなる配列を、前記メモリセルトランジスタのゲート電極と前記選択トランジスタのゲート電極との間の距離が前記メモリセルトランジスタのゲート電極同士の間の距離及び前記選択トランジスタのゲート電極同士の間の距離よりも短くなるように、複数形成し、前記メモリセルトランジスタのゲート電極と前記選択トランジスタのゲート電極をマスクとして使用して前記半導体基板の表面に対して斜め方向且つ前記メモリセルトランジスタ及び前記選択トランジスタのゲート長方向と平行する方向に第2導電型の不純物を導入し、水平方向に所定角度回転させた前記半導体基板の表面に対して斜め方向且つ前記メモリセルトランジスタ及び前記選択トランジスタのゲート長方向に対して平行する方向に第2導電型の不純物を導入し、且つ前記半導体基板の表面に対して垂直方向から第2導電型の不純物を導入して、前記メモリセルトランジスタのゲート電極と前記選択トランジスタのゲート電極との間の基板表面における不純物濃度が、前記メモリセルトランジスタのゲート電極同士の間の基板表面における不純物濃度及び前記選択トランジスタのゲート電極同士の間の基板表面における不純物濃度よりも低くなるように前記メモリセルトランジスタ及び選択トランジスタのソース、ドレイン拡散層を形成することを特徴とする。
本発明によれば、十分に大きなメモリセル電流を確保することができ、且つゲートインデューストドレインリーク電流の発生が抑制できる半導体記憶装置が製造可能な半導体記憶装置の製造方法を提供することができる。
本発明をフラッシュEEPROMに実施した場合のメモリセルアレイの等価回路図。 図1に示すメモリセルアレイを半導体基板上に集積化した場合の平面図。 図2中のA−A´線に沿った素子構造を示す断面図。 図1に示すメモリセルアレイ内のメモリセルの中から1個のメモリセルを選択して“1”データをプログラムする際に、各部に供給される電圧値の一例を示す図。 図1に示すメモリセルアレイ内のメモリセルの中から1個のメモリセルを選択して“0”データをプログラムする際に、各部に供給される電圧値の一例を示す図。 図2及び図3に示すメモリセルアレイを有するフラッシュEEPROMの製造する際の最初の工程を示す平面図及び断面図。 図6に続く工程を示す平面図及び断面図。 図7に続く工程を示す平面図及び断面図。 図8に続く工程を示す平面図及び断面図。 図9に続く工程を示す平面図及び断面図。 図10に続く工程を示す平面図及び断面図。 図11に続く工程を示す平面図及び断面図。 図12に続く工程を示す平面図及び断面図。 図13に続く工程を示す平面図及び断面図。 図14に続く工程を示す平面図及び断面図。 図15に続く工程を示す平面図及び断面図。 図16に続く工程を示す平面図及び断面図。 図17に続く工程を示す平面図及び断面図。 図18に続く工程を示す平面図及び断面図。 図19に続く工程を示す平面図及び断面図。 図16に示すイオン注入工程を説明するための図。 図16に示すイオン注入工程を説明するための図。
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
図1は、本発明をフラッシュEEPROMに実施した場合のメモリセルアレイの等価回路図である。図示するように複数の不揮発性メモリセルMCが行列状に配列されている。本例では便宜上、4個のメモリセルMC1〜MC4のみを示しているが、実際にはそれ以上の数の不揮発性メモリセルがメモリセルアレイ内に設けられている。各メモリセルMCは、ビット線BLと共通ソースノード(共通ソース線)との間に接続されており、不揮発性トランジスタからなるメモリセルトランジスタCTと、メモリセルトランジスタCTに直列接続された選択トランジスタSTとから構成されている。同一行に配置された複数のメモリセルMCにおいて、メモリセルトランジスタCTのゲート電極(制御ゲート層)はワード線WLに共通に接続されており、選択トランジスタSTのゲート電極は選択線SLに共通に接続されている。
図2は、図1に示すメモリセルアレイを半導体基板上に集積化した場合の平面図であり、図3は図2中のA−A´線に沿った素子構造を示す断面図である。図2及び図3において、シリコン(Si)半導体基板上にはp型ウエル11が形成されており、p型ウエル11上にはメモリセルトランジスタCTのゲート電極12、選択トランジスタSTのゲート電極13がそれぞれ複数列形成されている。メモリセルトランジスタCTのゲート電極12は、p型ウエル11上にトンネル酸化膜となるシリコン酸化膜14を介して形成された例えばポリシリコンからなる電荷蓄積層15と、電荷蓄積層15上に例えばONO膜(シリコン酸化膜−シリコン窒化膜−シリコン酸化膜)等のゲート間絶縁膜16を介して形成された例えばポリシリコンからなる制御ゲート層17とを有する。選択トランジスタSTのゲート電極13は、p型ウエル11上にシリコン酸化膜14を介して形成された例えばポリシリコンからなる第1ゲート層18と、第1ゲート層18上にゲート間絶縁膜16を介して形成された例えばポリシリコンからなる第2ゲート層19とを有する。なお、メモリセルトランジスタCTの電荷蓄積層15と選択トランジスタSTの第1ゲート層18は第1層目のポリシリコン膜を用いて形成され、メモリセルトランジスタCTの制御ゲート層17と選択トランジスタSTの第2ゲート層19は第2層目のポリシリコン膜を用いて形成されている。そして、選択トランジスタSTの第1ゲート層18と第2ゲート層19は、メモリセルアレイの周辺部において相互に接続されている。さらに、メモリセルトランジスタCTのゲート電極12及び選択トランジスタSTのゲート電極13の側壁にはそれぞれ、シリコン酸化膜からなるサイドウォールスペーサ20が形成されている。
メモリセルトランジスタCTのゲート電極12と選択トランジスタSTのゲート電極13との間のp型ウエル11の表面領域には、メモリセルトランジスタCTと選択トランジスタSTとで共有されているn−型のソース/ドレイン拡散層21が形成されている。また、異なるメモリセルのメモリセルトランジスタCTのゲート電極12相互間のp型ウエル11の表面領域には、メモリセルトランジスタCTのn型のソース/ドレイン拡散層22が形成されている。さらに、異なるメモリセルの選択トランジスタSTのゲート電極13相互間のp型ウエル11の表面領域には、選択トランジスタSTのn型のソース/ドレイン拡散層23が形成されている。
ソース/ドレイン拡散層21は、n型の不純物として例えばAsが導入されており、Asの不純物濃度は例えば5E18cm-3〜1E19cm-3に設定されている。ソース/ドレイン拡散層22及び23は、n型の不純物として例えばAsが導入されており、Asの不純物濃度が例えば2E19cm-3に設定されているn−型の第1の領域22a及び23aと、n型の不純物として例えばAsが導入されており、Asの不純物濃度が2E19cm-3以上に設定され、第1の領域22a及び23aよりも深い接合を有するn+型の第2の領域22b及び23bとからなる。なお、第2の領域22b及び23bは、第1の領域22a及び23aに対してコンタクトをとるためのコンタクト領域として機能する。ソース/ドレイン拡散層22及び23の第2の領域22b及び23bの表面、及びゲート電極12、13の表面にはそれぞれ、例えばCoSi2からなる金属シリサイド24が形成されている。
ゲート電極12及び13上には、BPSG(Boron doped Phospho-Silicate Glass)またはPSG(Phospho-Silicate Glass)からなる第1の層間絶縁膜25が堆積されている。第1の層間絶縁膜25にはソース/ドレイン拡散層22及び23の表面に通じるコンタクトホールが開口されており、このコンタクトホール内には例えばWが埋め込まれてコンタクトプラグ26が形成されている。そして、コンタクトプラグ26上には例えばAlからなる配線27a、27bが形成されている。一方の配線27aは、コンタクトプラグ26と後述するビアとを接続するために島状に形成されている。他方の配線27bは、図2に示すように複数のメモリセルに渡って延在するように形成されており、共通ソース線SLを構成している。
第1の層間絶縁膜25上には、BPSGまたはPSGからなる第2の層間絶縁膜28が堆積されている。第2の層間絶縁膜28には配線27aの表面に通じるビアホールが開口されており、このビアホール内には例えばWが埋め込まれてビア29が形成されている。第2の層間絶縁膜28上には、例えばAlからなる配線30が形成されており、上記各ビア29はこの配線30に共通に接続されている。配線30は、図2に示すように配線27b(SL)と直交する方向に延長されてビット線BLを構成している。
図2中、破線で囲んだ領域は1個のメモリセルMCの形成領域を示している。さらに、メモリセルトランジスタCTの電荷蓄積層15を構成するポリシリコンは、スリット31によりメモリセルトランジスタCT毎に分離されている。
図2及び図3に示されているフラッシュEEPROMでは、電荷蓄積層15と制御ゲート層17からなる積層構造のゲート電極12を有する不揮発性トランジスタからなるメモリセルトランジスタCTと、このメモリセルトランジスタCTに直列接続され、ソース/ドレイン拡散層21がメモリセルトランジスタCTと共有されている選択トランジスタSTとからなるメモリセルMCが半導体基板上に複数個配列されている。そして、複数の各メモリセルMCにおいて、メモリセルトランジスタCTと選択トランジスタSTとで共有されているソース/ドレイン拡散層21の不純物濃度が、各メモリセルMCのそれ以外のソース/ドレイン拡散層22、23(第1の領域22a及び23a)の不純物濃度よりも低く設定されている。
次に、上記のような構成のフラッシュEEPROMにおいて、データをプログラムする場合について考える。プログラム時には、選択されるメモリセルが接続されているワード線WLには11Vの高電圧が加えられる。図4は、図1に示すメモリセルアレイ内の4個のメモリセルMC1〜MC4の中から1個のメモリセルMC1を選択して“1”データをプログラム(“1” Program)する際に、各部に供給される電圧値の一例を示している。同様に、図5は、図1に示すメモリセルアレイ内の4個のメモリセルMC1〜MC4の中から1個のメモリセルMC1を選択して“0”データをプログラム(“0” Program)する際に、各部に供給される電圧値の一例を示している。なお、図4及び図5中、選択されるメモリセル(MC1)のメモリセルトランジスタCTを丸で囲んで示している。
“1” Programの場合、選択されるメモリセルMC1が接続されているビット線BL(BL0)を含む全てのビット線BLの電圧は0V、選択されるメモリセルMC1が接続されているワード線WL(WL0)の電圧は11V、それ以外のワード線WL(WL1)の電圧は0V、全ての選択線SL(SL0、SL1)の電圧は−6V、共通ソース線の電圧は−3V、メモリセルが形成されているp型ウエル(Well)の電圧は−6Vに設定される。選択されるメモリセルMC1では、ワード線WL0とビット線BL0との間の電位差は11Vであり、メモリセルMC1の電荷蓄積層とウエル(ほぼビット線BL0の電圧0V)との間に十分な電界が加わらないので、メモリセルMC1の電荷蓄積層には電子が注入されず、“1” Programが行われる。
“0” Programの場合、選択されるメモリセルMC1が接続されているビット線BL(BL0)の電圧は−6V、それ以外のビット線BL(BL1)の電圧は0V、選択されるメモリセルMC1が接続されているワード線WL(WL0)の電圧は11V、それ以外のワード線WL(WL1)の電圧は0V、全ての選択線SL(SL0、SL1)の電圧は−6V、共通ソース線の電圧は−3V、メモリセルが形成されているp型ウエル(Well)の電圧は−6Vに設定される。選択されるメモリセルMC1においては、ワード線WL0とビット線BL0との間の電位差が17Vとなり、メモリセルMC1の電荷蓄積層とウエル(ほぼビット線BL0の電圧−6V)との間に十分な電界が加わり、メモリセルMC1の電荷蓄積層には電子が注入されて、“0” Programが行われる。
図4に示すように、非選択WL/選択BLのメモリセルMC3のみに着目する。−6Vにされているウエルを基準にすると、ビット線BL0の電位は+6V、選択線SL1の電位は0V、ワード線WL1の電位は+6Vとなるので、選択トランジスタSTはオフ状態であるが、メモリセルトランジスタCTはオン状態になる。このとき、ビット線BL0の0VがメモリセルトランジスタCTと選択トランジスタSTとで共有されているソース/ドレイン拡散層に加わる。この共有されているソース/ドレイン拡散層の不純物濃度が高く設定されていると、ソース/ドレイン拡散層とp型ウエルとの間に、従来例で説明したようなGIDLが発生する。メモリセルMC3のような非選択WL/選択BLの状態のメモリセルは、実際のフラッシュEEPROMでは多数存在する。すると、メモリ全体ではGIDLによるリーク電流値は大きなものとなる。通常、−6V等の負電圧は、チャージポンプ回路を使用した昇圧回路により生成されるので、p型ウエルに供給されている−6Vの電圧が減少(絶対値が低下)する。この電圧が低下すると、“0” Programが行われるメモリセル内のメモリセルトランジスタCTのゲート電極とp型ウエルとの間の電位差が低下し、“0” Program不良、すなわち誤書き込みが発生する。
しかし、本実施形態では、メモリセルトランジスタCTと選択トランジスタSTとで共有されているソース/ドレイン拡散層21の不純物濃度(5E18cm-3〜1E19cm-3)が、各メモリセルMCのそれ以外のソース/ドレイン拡散層22、23(第1の領域22a及び23a)の不純物濃度(2E19cm-3)よりも低く設定されているので、上記のようなGIDLの発生が抑制され、誤書き込みの発生が防止できる。
(製造方法の第1実施形態)
次に、図2及び図3に示すような構成のメモリセルアレイを有するフラッシュEEPROMの製造方法について、図6乃至図20を参照して説明する。なお、図6乃至図20の各図において、(a)は平面図、(b)は各図(a)のA−A´線に沿った素子構造を示す平面図、(c)は各図(a)のB−B´線に沿った素子構造を示す平面図である。
まず、図6に示すように、シリコン半導体基板のp型ウエル11の表面上にシリコン酸化膜41及びシリコン窒化膜42を順次堆積する。次に、図7に示すように、シリコン窒化膜42上に所定形状のパターンを有するフォトレジスト膜を形成した後、このフォトレジスト膜をマスクに、シリコン窒化膜42を異方性エッチング技術、例えばRIE(Reactive Ion Etching)によりエッチングしてシリコン窒化膜42をパターニングする。さらにパターニングされたシリコン窒化膜42をマスクにして、p型ウエル11をRIEによりエッチングして、複数の素子分離用の溝(STI用のトレンチ)43を形成する。その後、フォトレジスト膜を除去する。
続いて、図8に示すように、素子分離用の絶縁膜としてシリコン酸化膜44を全面に堆積した後、CMP(Chemical Mechanical Polishing)法により、シリコン窒化膜42の表面が露出するまで研磨して、図9に示すようにトレンチ43内をシリコン酸化膜44で生めて素子分離領域(STI)45を形成する。
続いて、図10に示すように、シリコン窒化膜42を剥離し、後の工程で形成される各トランジスタが所望の閾値になるようにチャネルインプラを行った後に、シリコン酸化膜41を剥離する。この後、図11に示すように、熱酸化法によりシリコン酸化膜14を全面に形成し、さらにCVD(Chemical Vapor Deposition)法により第1層目のポリシリコン膜46を堆積する。第1層目のポリシリコン膜46を堆積する際に、例えばP等の不純物をドープすることで、ポリシリコンのシート抵抗を100〜200Ω/□程度に低下させ、寄生抵抗を下げる。
続いて、図12に示すように、ポリシリコン膜46上に所定形状のパターンを有するフォトレジスト膜を形成した後、このフォトレジスト膜をマスクにしてポリシリコン膜46を異方性エッチング技術によりエッチングしてスリット31を形成する。この後、フォトレジスト膜を剥離し、図13に示すように、ONO膜からなるゲート間絶縁膜16を全面に堆積する。
続いて、図14に示すように、CVD法により第2層目のポリシリコン膜47を全面に堆積する。このポリシリコン膜47を堆積する際も、P等の不純物をドープすることでシート抵抗を低下させる。
この後、ポリシリコン膜47上に所定形状のパターンを有するフォトレジスト膜を形成し、さらにこのフォトレジスト膜をマスクにしてポリシリコン膜47、ゲート間絶縁膜16、ポリシリコン膜46、及びシリコン酸化膜14を異方性エッチング技術によりエッチングして、図15に示すようにメモリセルトランジスタCTのゲート電極12及び選択トランジスタSTのゲート電極13をパターニング形成する。この際、メモリセルトランジスタCTのゲート電極12と選択トランジスタSTのゲート電極13との間の距離が、メモリセルトランジスタCTのゲート電極12同士の間の距離及び選択トランジスタSTのゲート電極13同士の間の距離よりも短くなるように形成する。ゲート電極の加工後、ゲート電極端の酸化膜の信頼性を確保するために、トンネル酸化膜膜厚相当の酸化を行う。
続いて、各トランジスタのソース/ドレイン拡散層を形成するためのイオン注入が行われる。このイオン注入工程は以下のようにして行われる。すなわち、図21に示すように基板を垂直方向に対してθ度傾けた状態で、メモリセルトランジスタCTのゲート電極12と選択トランジスタSTのゲート電極13をマスクとして使用して、n型不純物として例えばAsをイオン注入する。この際、図22に示すように、ゲート電極12及び13が配列されている方向と平行する方向を基点として、ゲート電極12及び13のゲート長方向と平行する方向に、まず5E13cm-2のドーズ量でイオン注入を行ない、次にウエハを中心角度90度毎に回転させた後に停止し、ゲート電極12及び13のゲート長方向と交差する方向あるいはゲート電極12及び13のゲート長方向と平行する方向に、その都度5E13cm-2のドーズ量で合計4回のイオン注入を行なう。ここで、図21に示すように、選択トランジスタSTのゲート電極13同士の間の距離をX1、メモリセルトランジスタCTのゲート電極12と選択トランジスタSTのゲート電極13との間の距離をX2、メモリセルトランジスタCTのゲート電極12同士の間の距離をX3、距離X1の半分の距離をX4、ゲート電極12及び13の高さをT1とすると、
X4=T1・tan(90−θ)≧X2 … …(1)
の関係を満足するように、T1、θ、及びX2が設定される。
例えば、トンネル酸化膜となるシリコン酸化膜14の膜厚を10nm、第1層目のポリシリコン膜46の膜厚を60nm、ゲート間絶縁膜16の膜厚を18nm、第2層目のポリシリコン膜47の膜厚を200nmとし、T1=288nm、θ=30度の場合、X4=166nm、X2=150nmにすると、メモリセルトランジスタCTのゲート電極12と選択トランジスタSTのゲート電極13との間の基板表面には、4回のイオン注入のうち2回しかイオン注入されない。これに対して、それ以外の基板表面、すなわちメモリセルトランジスタCTのゲート電極12同士の間の基板表面、及び選択トランジスタSTのゲート電極13同士の間の基板表面にはそれぞれ4回のイオン注入が行われる。
すなわち、メモリセルトランジスタCTのゲート電極12と選択トランジスタSTのゲート電極13をマスクとして使用して基板の表面に対して斜め方向からAsを導入し、基板を水平方向に所定角度回転させた後に停止して基板の表面に対して斜め方向からAsを導入し、Asの導入を複数回繰り返される。
この結果、図16に示すように、メモリセルトランジスタCTのゲート電極12と選択トランジスタSTのゲート電極13との間のp型ウエル11の表面領域にはAsの不純物濃度が1E19cm-3のn−型のソース/ドレイン拡散層21が形成され、メモリセルトランジスタCTのゲート電極12相互間のp型ウエル11の表面領域にはAsの不純物濃度が2E19cm-3のソース/ドレイン拡散層22のn−型の第1の領域22aが形成され、さらに選択トランジスタSTのゲート電極13相互間のp型ウエル11の表面領域にはAsの不純物濃度が2E19cm-3のソース/ドレイン拡散層23のn−型の第1の領域23aが形成される。
次に、例えば、シリコン窒化膜等をCVD法により全面に堆積した後、RIEにより異方性エッチングして、図17に示すようにゲート電極12及び13の側面にサイドウォールスペーサ20を形成する。
続いて、図18に示すように、基板表面に対して垂直方向からn型の不純物として例えばAsをイオン注入して、メモリセルトランジスタCTのゲート電極12相互間のp型ウエル11の表面領域にコンタクト領域であるn+型の第2の領域22bを形成し、且つ選択トランジスタSTのゲート電極13相互間のp型ウエル11の表面領域にコンタクト領域であるn+型の第2の領域23bを形成する。この際、メモリセルトランジスタCTのゲート電極12と選択トランジスタSTのゲート電極13との間では、サイドウォールスペーサ20によりブロックされ、イオン注入は行われない。
次に、例えばスパッタリング法により全面に金属膜、例えばCoを堆積し、基板をアニールすることによってシリコンとCoによるシリサイド反応を起こし、その後、未反応のCoを除去する。この後、2回目のアニールを行なうことにより、図19に示すように、ソース/ドレイン拡散層22及び23の表面及びゲート電極12、13の表面にそれぞれ金属シリサイド24を形成する。
この後は、図20に示すように、第1の層間絶縁膜25の堆積、ソース/ドレイン拡散層22及び23の表面に通じるコンタクトホールの開口、CVD法によるWの堆積、CMPによるWの研磨を行ってコンタクトプラグ26を形成し、さらにAl配線膜をスパッタリング法によって堆積した後、フォトリソグラフによりパターニングしてAlからなる配線27a、27bを形成し、さらに第2の層間絶縁膜28の堆積、ビアホールの開口、Wの堆積、CMPによるWの研磨を行ってビア29を形成し、Al配線膜をスパッタリング法によって堆積した後、フォトリソグラフによりパターニングしてAlからなる配線30を形成する。
この後、配線Alの保護のために、PSGを堆積し、PE-CVD(Plasma Enhanced Chemical Vapor Deposition)によりシリコン窒化膜を堆積し、ボンディング用パッド上の保護膜を除去することにより完成する。
(製造方法の第2実施形態)
次に、図2及び図3に示すような構成のメモリセルアレイを有するフラッシュEEPROMの第2実施形態の製造方法について説明する。
この実施形態の製造方法は、図6乃至図15までの工程は第2実施形態の場合と同様である。図15に示す工程の後に、各トランジスタのソース/ドレイン拡散層を形成するためのイオン注入が行われるが、本実施形態では以下のようにして行われる。
すなわち、図21に示すようにウエハを垂直方向に対してθ度傾けた状態で、図22に示すようにゲート電極12及び13が配列されている方向と平行する方向を基点として、ゲート電極12及び13のゲート長方向と平行する方向に、まず7.5E13cm-2のドーズ量でイオン注入を行い、その後、ウエハを中心角度180度回転させた後に停止し、7.5E13cm-2のドーズ量で都合2回のイオン注入を行なう。さらに、ウエハを水平状態(θ=0度)にして、基板の垂直方向から5E13cm-2のドーズ量でイオン注入を行なう。この場合、ウエハを垂直方向に対してθ度傾けた状態のときのイオン注入工程の際は、メモリセルトランジスタCTのゲート電極12と選択トランジスタSTのゲート電極13との間の基板表面にはイオン注入が行われない。この結果、メモリセルトランジスタCTのゲート電極12と選択トランジスタSTのゲート電極13との間の基板表面のAsの不純物濃度は5E18cm-3となり、メモリセルトランジスタCTのゲート電極12同士の間の基板表面、及び選択トランジスタSTのゲート電極13同士の間の基板表面のAsの不純物濃度は2E19cm-3となる。
すなわち、この場合には、メモリセルトランジスタCTのゲート電極12と選択トランジスタSTのゲート電極13をマスクとして使用して基板の表面に対して斜め方向からAsを導入し、基板を水平方向に所定角度回転させた後に停止して基板の表面に対して斜め方向からAsを導入し、Asの導入を複数回(本例では2回)繰り返し、且つ基板の表面に対して垂直方向からAsを導入する。
この場合にも、図16に示すように、メモリセルトランジスタCTのゲート電極12と選択トランジスタSTのゲート電極13との間のp型ウエル11の表面領域に形成されるn−型のソース/ドレイン拡散層21の不純物濃度が、メモリセルトランジスタCTのゲート電極12相互間のp型ウエル11の表面領域に形成されるn−型のソース/ドレイン拡散層22の不純物濃度、及び選択トランジスタSTのゲート電極13相互間のp型ウエル11の表面領域に形成されるn−型のソース/ドレイン拡散層23の不純物濃度よりも低くなる。
図16以降の工程は第1実施形態の方法と同様であるので、その説明は省略する。
(製造方法の第3実施形態)
次に、図2及び図3に示すような構成のメモリセルアレイを有するフラッシュEEPROMの第3実施形態の製造方法について説明する。
この実施形態の製造方法は、図6乃至図15までの工程は第2実施形態の場合と同様である。図15に示す工程の後に、各トランジスタのソース/ドレイン拡散層を形成するためのイオン注入が行われるが、本実施形態では以下のようにして行われる。
まず、第1または第2実施形態の方法と同様に、メモリセルトランジスタCTのゲート電極12と選択トランジスタSTのゲート電極13をマスクとして使用して基板の表面に対して斜め方向からAsを導入する。さらに、メモリセルトランジスタCTのゲート電極12と選択トランジスタSTのゲート電極13との間の基板表面をマスクした状態で基板の表面に対して垂直方向からAsを導入する。
本実施形態の方法により、メモリセルトランジスタCTのゲート電極12と選択トランジスタSTのゲート電極13との間のp型ウエル11の表面領域の不純物濃度が、メモリセルトランジスタCTのゲート電極12同士の間のp型ウエル11の表面領域の不純物濃度及び選択トランジスタSTのゲート電極13同士の間のp型ウエル11の表面領域の不純物濃度よりも低くなるように形成できる。
なお、本実施形態の方法において、基板の表面に対して斜め方向からAsを導入する工程と、メモリセルトランジスタCTのゲート電極12と選択トランジスタSTのゲート電極13との間の基板表面をマスクした状態で基板の表面に対して垂直方向からAsを導入する工程の順番は、どちらが先であってもよい。
なお、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出し得る。例えば実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも1つが解決でき、発明の効果の欄で述べられている効果の少なくとも1つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
11…p型ウエル11、12…メモリセルトランジスタのゲート電極、13…選択トランジスタのゲート電極、14…シリコン酸化膜、15…電荷蓄積層、16…ゲート間絶縁膜、17…制御ゲート層、18…第1ゲート層、19…第2ゲート層、20…サイドウォールスペーサ、21…n−型のソース/ドレイン拡散層、22…メモリセルトランジスタのソース/ドレイン拡散層、23…選択トランジスタのソース/ドレイン拡散層、24…金属シリサイド膜、25…第1の層間絶縁膜、26…コンタクトプラグ、27a、27b…配線、28…第2の層間絶縁膜、29…ビア、30…配線、31…スリット。

Claims (3)

  1. 第1導電型の半導体基板上に電荷蓄積層と制御ゲート層からなる積層構造のメモリセルトランジスタのゲート電極と選択トランジスタのゲート電極とからなる配列を、前記メモリセルトランジスタのゲート電極と前記選択トランジスタのゲート電極との間の距離が前記メモリセルトランジスタのゲート電極同士の間の距離及び前記選択トランジスタのゲート電極同士の間の距離よりも短くなるように、複数形成し、
    前記メモリセルトランジスタのゲート電極と前記選択トランジスタのゲート電極をマスクとして使用して前記半導体基板の表面に対して斜め方向且つ前記メモリセルトランジスタ及び前記選択トランジスタのゲート長方向に対して平行する方向に第2導電型の不純物を導入し、水平方向に所定角度回転させた前記半導体基板の表面に対して斜め方向且つ前記メモリセルトランジスタ及び前記選択トランジスタのゲート長方向に対して交差する方向に第2導電型の不純物を導入し、前記メモリセルトランジスタのゲート電極と前記選択トランジスタのゲート電極との間の基板表面における不純物濃度が、前記メモリセルトランジスタのゲート電極同士の間の基板表面における不純物濃度及び前記選択トランジスタのゲート電極同士の間の基板表面における不純物濃度よりも低くなるように前記メモリセルトランジスタ及び選択トランジスタのソース、ドレイン拡散層を形成することを特徴とする半導体記憶装置の製造方法。
  2. 第1導電型の半導体基板上に電荷蓄積層と制御ゲート層からなる積層構造のメモリセルトランジスタのゲート電極と選択トランジスタのゲート電極とからなる配列を、前記メモリセルトランジスタのゲート電極と前記選択トランジスタのゲート電極との間の距離が前記メモリセルトランジスタのゲート電極同士の間の距離及び前記選択トランジスタのゲート電極同士の間の距離よりも短くなるように、複数形成し、
    前記メモリセルトランジスタのゲート電極と前記選択トランジスタのゲート電極をマスクとして使用して前記半導体基板の表面に対して斜め方向且つ前記メモリセルトランジスタ及び前記選択トランジスタのゲート長方向と平行する方向に第2導電型の不純物を導入し、水平方向に所定角度回転させた前記半導体基板の表面に対して斜め方向且つ前記メモリセルトランジスタ及び前記選択トランジスタのゲート長方向に対して平行する方向に第2導電型の不純物を導入し、且つ前記半導体基板の表面に対して垂直方向から第2導電型の不純物を導入して、前記メモリセルトランジスタのゲート電極と前記選択トランジスタのゲート電極との間の基板表面における不純物濃度が、前記メモリセルトランジスタのゲート電極同士の間の基板表面における不純物濃度及び前記選択トランジスタのゲート電極同士の間の基板表面における不純物濃度よりも低くなるように前記メモリセルトランジスタ及び選択トランジスタのソース、ドレイン拡散層を形成することを特徴とする半導体記憶装置の製造方法。
  3. 前記半導体基板の表面に対して斜め方向に前記第2導電型の不純物を導入する際に、前記半導体基板を垂直方向に対してθ度傾けた状態で不純物を導入し、かつ前記選択トランジスタのゲート電極同士の間の距離をX1、メモリセルトランジスタのゲート電極と選択トランジスタのゲート電極との間の距離をX2、距離X1の半分の距離をX4、メモリセルトランジスタ及び選択トランジスタのゲート電極の高さをT1とすると、
    X4=T1・tan(90−θ)≧X2
    の関係を満足するように、T1、θ、及びX2が設定されることを特徴とする請求項1または2記載の半導体記憶装置の製造方法。
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