KR20100127109A - 전하트랩소자를 단위셀로 갖는 낸드 플래시 메모리소자의 프로그램 방법 - Google Patents

전하트랩소자를 단위셀로 갖는 낸드 플래시 메모리소자의 프로그램 방법 Download PDF

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Abstract

본 발명의 낸드 플래시 메모리소자의 프로그램 방법은, 비트라인에 연결되는 드레인 선택 트랜지스터, 복수개의 셀 트랜지스터들 및 소스 선택 트랜지스터가 직렬로 연결되어 이루어지는 셀 스트링을 포함하는 낸드 플래시 메모리소자의 프로그램 방법에 있어서, 선택된 셀 트랜지스터를 갖는 비트라인에는 0V를 인가하고, 선택되지 않은 셀 트랜지스터들을 갖는 비트라인에는 전원전압을 인가하는 단계와, 드레인 선택 트랜지스터에 연결된 워드라인에 드레인 선택 트랜지스터를 턴온시키는 턴온 전압을 인가하는 단계와, 드레인 선택 트랜지스터에 인접한 셀 트랜지스터에 연결된 워드라인에 인접한 셀 트랜지스터를 턴 오프시키기 위한 오프전압을 인가시키는 단계와, 그리고 선택된 셀 트랜지스터에 연결된 워드라인에는 프로그램 전압을 인가하고, 선택되지 않은 셀 트랜지스터들에 연결된 워드라인들에는 패스 전압을 인가하는 단계를 포함한다.
Figure P1020090045637
전하트랩소자, 낸드 플래시, 채널 부스팅, 프로그램 디스터브

Description

전하트랩소자를 단위셀로 갖는 낸드 플래시 메모리소자의 프로그램 방법{Method of programming NAND flash memory device having charge trapping device as unit cell}
본 발명은 플래시 메모리소자에 관한 것으로서, 특히 전하트랩소자를 단위셀로 갖는 낸드 플래시 메모리소자의 프로그램 방법에 관한 것이다.
불휘발성 메모리소자는 전원공급이 중단되더라도 데이터를 유지할 수 있는 특성으로 인하여 휴대용 기기 등의 메모리로 널리 사용되고 있다. 불휘발성 메모리소자 중 대표적인 것으로 플래시 메모리소자가 있으며, 이 플래시 메모리소자는 플로팅게이트 구조의 단위셀을 채용하고 있다. 플로팅게이트 구조의 단위셀은 소자의 기억 수명도를 보장하기 위하여 터널산화막을 두껍게 형성하는데, 이와 같이 두꺼운 터널산화막은 그 형성이 용이함에 따라 플로팅게이트 구조의 단위셀을 채용한 플래시 메모리소자의 상용화를 가능하게 하였다.
그러나 소자의 집적도 증가에 따라 터널산화막의 두께도 점점 얇아지고 있으며, 이와 같은 경향은 터널산화막을 통해 저장된 전하가 누설되는 등 소자의 신뢰성을 유지하는데 많은 문제를 야기시키고 있다. 따라서 최근에는 이와 같은 문제를 해결하기 위하여 새로운 개념의 단위셀들에 대한 연구와 개발이 활발하게 진행되고 있으며, 그 중 하나로서 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)와 같은 전하트랩소자(CTD; Charge Trapping Device)를 단위셀로 갖는 플래시 메모리소자가 최근 각광받고 있다. 도 1에 나타낸 바와 같이, 일반적인 전하트랩소자의 단위셀(100)은, 불순물영역(112)을 갖는 반도체기판(110) 위에 터널절연층(120), 전하트랩층(130), 차폐층(140) 및 컨트롤게이트층(150)이 순차적으로 적층되는 구조를 갖는다. 전하트랩층(130)으로서 일반적으로 나이트라이드막을 사용하고 있으며, 이 나이트라이드막 내의 트랩 사이트(trap site)에 전하를 주입하거나, 또는 트랩 사이트로부터 전하를 제거시키는 메커니즘을 이용하여 프로그램 동작 또는 소거 동작을 구현하고 있다.
도 2는 도 1의 전하트랩소자를 단위셀로 갖는 낸드 플래시 메모리소자의 스트링 구조를 나타내 보인 도면이다. 도 2에 나타낸 바와 같이, 낸드 플래시 메모리소자의 스트링(200)은 드레인 선택 트랜지스터(210), 복수개의 셀 트랜지스터(220)들 및 소스 선택 트랜지스터(230)가 직렬로 연결되는 구조를 갖는다. 드레인 선택 트랜지스터(210) 및 소스 선택 트랜지스터(230)는 통상의 모스(MOS) 트랜지스터이고, 셀 트랜지스터(220)들은 전하트랩소자로 구성된다. 드레인 선택 트랜지스터(210)의 드레인은 비트라인(BL)에 연결되고 소스는 셀 트랜지스터(220)의 드레인에 연결된다. 드레인 선택 트랜지스터(210)의 게이트, 즉 워드라인은 드레인 선택 라인(DSL)에 연결된다. 셀 트랜지스터(220)의 소스는 인접한 다른 셀 트랜지스터(220)의 드레인에 연결된다. 셀 트랜지스터(220)의 게이트는 각각의 워드라 인(WL0, …, WL(n-1), WLn, WL(n+1), …, WL33))에 연결된다. 셀 트랜지스터(220)의 개수는 34개이지만, 이는 예시적인 것으로서 보다 적을 수도 있고 많을 수도 있다. 소스 선택 트랜지스터(230)의 드레인은 마지막 셀 트랜지스터(220)의 소스에 연결되고 소스는 공통 소스 라인(CSL)에 연결된다. 소스 선택 트랜지스터(230)의 게이트, 즉 워드라인은 소스 선택 라인(SSL)에 연결된다.
이와 같은 구조의 낸드 스트링을 형성하는데 있어서, 드레인 선택 트랜지스터(210)의 문턱전압을 높이기 위해 드레인 선택 트랜지스터(210)만을 노출시키는 마스크패턴을 이용하여 보론(B) 이온을 주입하는 과정이 요구되는 경우가 있다. 그런데 이 경우 마스크패턴의 오버레이 마진으로 인해 마스크패턴이 드레인 선택 트랜지스터(210)에 인접한 첫번째 셀 트랜지스터(220)의 불순물영역으로도 보론(B) 이온이 도핑될 수 있다. 그러면 프로그램 과정에서 부스팅(boosting)이 이루어진 채널에서의 첫번째 셀 트랜지스터(220)에서의 누설전류가 증가하여 선택되지 않은 셀 트랜지스터가 원하지 않게 프로그램되는 프로그램 디스터브(program disturb) 현상의 발생가능성이 높아진다.
도 3은 프로그램 문턱전압에 따른 디스터브 문턱전압을 나타내 보인 그래프이다. 도 3에서 화살표(330)로 표시한 바와 같이, 드레인 선택 트랜지스터(210)에 대한 보론(B) 이온주입을 수행하지 않은 경우(310 참조)에 비하여, 드레인 선택 트랜지스터(210)에 대한 보론(B) 이온주입을 수행한 경우(320 참조) 프로그램 디스터브가 증가한다는 것을 알 수 있다.
본 발명이 해결하고자 하는 기술적 과제는, 드레인 선택 트랜지스터에 대한 보론(B) 이온주입에 의해 프로그램 디스터브가 증가하는 것을 억제할 수 있도록 하는 전하트랩소자를 단위셀로 갖는 낸드 플래시 메모리소자의 프로그램 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 낸드 플래시 메모리소자의 프로그램 방법은, 비트라인에 연결되는 드레인 선택 트랜지스터, 복수개의 셀 트랜지스터들 및 소스 선택 트랜지스터가 직렬로 연결되어 이루어지는 셀 스트링을 포함하는 낸드 플래시 메모리소자의 프로그램 방법에 있어서, 선택된 셀 트랜지스터를 갖는 비트라인에는 0V를 인가하고, 선택되지 않은 셀 트랜지스터들을 갖는 비트라인에는 전원전압을 인가하는 단계와, 드레인 선택 트랜지스터에 연결된 워드라인에 드레인 선택 트랜지스터를 턴온시키는 턴온 전압을 인가하는 단계와, 드레인 선택 트랜지스터에 인접한 셀 트랜지스터에 연결된 워드라인에 인접한 셀 트랜지스터를 턴 오프시키기 위한 오프전압을 인가시키는 단계와, 그리고 선택된 셀 트랜지스터에 연결된 워드라인에는 프로그램 전압을 인가하고, 선택되지 않은 셀 트랜지스터들에 연결된 워드라인들에는 패스 전압을 인가하는 단계를 포함한다.
일 예에서, 오프전압은 드레인 선택 트랜지스터를 턴온시키는 턴온 전압과 동일하게 설정할 수 있다.
일 예에서, 턴온 전압을 상기 전원전압과 같은 크기를 갖도록 할 수 있다.
일 예에서, 셀 트랜지스터는 전하트랩소자로 구성될 수 있다.
일 예에서, 소스 선택 트랜지스터에 연결되는 워드라인에는 소스 선택 트랜지스터를 턴 오프시키는 턴 오프 전압을 인가할 수 있다.
일 예에서, 드레인 선택 트랜지스터에 인접한 셀 트랜지스터는 더미 트랜지스터로 배치될 수 있다.
본 발명에 따르면, 드레인 선택 트랜지스터에 보론(B) 이온을 주입하는 과정에서 드레인 선택 트랜지스터에 인접한 셀 트랜지스터의 불순물영역에 보론(B) 이온이 도핑되더라도, 드레인 선택 트랜지스터에 인접한 셀 트랜지스터를 부스팅 과정에서 오프시킴으로써 부스팅이 일어나는 동안의 누설전류 증가를 방지하여 프로그램 디스터브의 발생을 억제시킬 수 있다는 이점이 제공된다.
도 4는 본 발명에 따른 전하트랩소자를 단위셀로 갖는 낸드 플래시 메모리소자의 프로그램 방법을 설명하기 위하여 나타내 보인 도면이다. 그리고 도 5 및 도 6은 도 4에 나타낸 스트링 중 선택된 스트링과 선택되지 않은 스트링의 단면 구조를 각각 나타내 보인 도면들이다. 도 5 및 도 6에서 도 4와 동일한 참조부호는 동일한 요소를 나타낸다. 먼저 도 4를 참조하면, 낸드 플래시 메모리소자는 복수개의 낸드 스트링들, 예컨대 제1, 제2 및 제3 낸드 스트링(410, 420, 430)을 갖는다. 비록 도면에는 3개의 낸드 스트링만을 나타내었지만, 이는 도면의 간단을 위한 것으 로서 도면에 도시된 3개의 낸드 스트링과 동일한 낸드 스트링이 더 배치될 수 있다는 것은 당연하다. 제1, 제2 및 제3 낸드 스트링(410, 420, 430) 각각은, 드레인 선택 트랜지스터(411, 421, 431), 복수개의 셀 트랜지스터(412, 422, 432)들 및 소스 선택 트랜지스터(413, 423, 433)가 직렬로 배치되는 구조로 이루어진다.
드레인 선택 트랜지스터(411, 421, 431) 및 소스 선택 트랜지스터(413, 423, 433)는 통상의 모스(MOS) 트랜지스터로 이루어지며, 셀 트랜지스터(412, 422, 432)들은 전하트랩소자로 이루어진다. 즉 드레인 선택 트랜지스터(411, 421, 431) 및 소스 선택 트랜지스터(413, 423, 433)는 소스/드레인영역을 갖는 기판 위에 게이트절연막 및 게이트전극이 순차적으로 적층되는 단면구조를 갖는다. 그리고 셀 트랜지스터(412, 422, 432)들은 소스/드레인영역을 갖는 기판 위에 터널절연막, 전하트랩층, 차폐층 및 컨트롤게이트전극이 순차적으로 적층되는 단면구조를 갖는다. 일 예에서 터널절연막은 옥사이드막일 수 있다. 전하트랩층은 실리콘나이트라이드막일 수 있다. 차폐층은 산화막이나, 또는 알루늄산화막(Al2O3), 하프늄옥사이드(HfOx), 지르코늄옥사이드(ZrOx)와 같은 금속산화막일 수도 있다. 그리고 컨트롤게이트전극은 n형 불순물이온 또는 p형 불순물이온이 도핑된 폴리실리콘막이나, 또는 티타늄나이트라이드(TiN)막, 탄탈륨나이트라이드(TaN)막, 텅스텐나이트라이드(WN)막과 같은 금속질화막을 사용할 수도 있다.
제1 낸드 스트링(410)의 드레인 선택 트랜지스터(411), 제2 낸드 스트링(420)의 드레인 선택 트랜지스터(421) 및 제3 낸드 스트링(430)의 드레인 선택 트랜지스터(431)는 모두 동일한 워드라인인 드레인 선택 라인(DSL)을 공유한다. 제 1 낸드 스트링(410)의 셀 트랜지스터(412)들 중 각각은, 제2 낸드 스트링(420)의 셀 트랜지스터(422)들 중 각각과, 그리고 제3 낸드 스트링(430)의 셀 트랜지스터(433)들 중 각각과 함께 동일한 워드라인(WL)을 공유한다. 따라서 셀 트랜지스터(412, 422, 432)들에 연결된 워드라인의 개수는 각 낸드 스트링의 셀 트랜지스터(412, 422, 432)의 개수와 동일하다. 비록 도면에는 각 낸드 스트링마다 34개의 셀 트랜지스터(412, 422, 432)들이 배치되는 것으로 도시하였지만, 이는 예시적인 것으로서, 34개보다 더 적을 수도 있고 많을 수도 있다. 그리고 본 예에서는 오드(odd)와 이븐(even)을 구분하지 않았지만, 오드와 이븐을 구분하는 경우에도 동일하게 적용될 수 있다는 것은 당연하다. 또한 본 실시예에서는 구분하지 않았지만, 드레인 선택 트랜지스터(411, 421, 431)에 인접한 셀 트랜지스터(412, 422, 432)는 더미 트랜지스터일 수도 있다. 제1 낸드 스트링(410)의 소스 선택 트랜지스터(413), 제2 낸드 스트링(420)의 소스 선택 트랜지스터(423) 및 제3 낸드 스트링(430)의 소스 선택 트랜지스터(433)도 모두 동일한 워드라인인 소스 선택 라인(SSL)을 공유한다.
제1 낸드 스트링(410)의 드레인 선택 트랜지스터(411)의 드레인은 제1 비트라인(BL1)에 연결되며, 소스는 셀 트랜지스터(412)의 드레인에 연결된다. 셀 트랜지스터(412)의 소스는 인접한 셀 트랜지스터(412)의 드레인에 연결된다. 가장 끝에 배치된 34번째 셀 트랜지스터(412)의 소스는 소스 선택 트랜지스터(413)의 드레인에 연결된다. 소스 선택 트랜지스터(413)의 소스는 공통 소스 라인(CSL)에 연결된다. 제2 낸드 스트링(420)의 드레인 선택 트랜지스터(421)의 드레인은 제2 비트라 인(BL2)에 연결되며, 소스는 셀 트랜지스터(422)의 드레인에 연결된다. 셀 트랜지스터(422)의 소스는 인접한 셀 트랜지스터(422)의 드레인에 연결된다. 가장 끝에 배치된 34번째 셀 트랜지스터(422)의 소스는 소스 선택 트랜지스터(423)의 드레인에 연결된다. 소스 선택 트랜지스터(423)의 소스는 공통 소스 라인(CSL)에 연결된다. 제3 낸드 스트링(430)의 드레인 선택 트랜지스터(431)의 드레인은 제3 비트라인(BL3)에 연결되며, 소스는 셀 트랜지스터(432)의 드레인에 연결된다. 셀 트랜지스터(432)의 소스는 인접한 셀 트랜지스터(432)의 드레인에 연결된다. 가장 끝에 배치된 34번째 셀 트랜지스터(432)의 소스는 소스 선택 트랜지스터(433)의 드레인에 연결된다. 소스 선택 트랜지스터(433)의 소스는 공통 소스 라인(CSL)에 연결된다.
이와 같은 낸드 플래시 메모리소자에 있어서, 특정 셀 트랜지스터(S)를 프로그램시키는 과정을 설명하기로 한다. 여기서 프로그램시키고자 하는 셀 트랜지스터(S)를 "선택된 셀 트랜지스터(S)"로 정의하기로 한다. 선택된 셀 트랜지스터(S)를 프로그램시키기 위해서는 선택된 셀 트랜지스터(S)에 연결된 워드라인(WLn)에는 프로그램전압, 예컨대 18V의 전압을 인가하고, 나머지 다른 셀 트랜지스터들에 연결된 워드라인에는 패스전압, 예컨대 10V의 전압을 인가하여야 한다. 그런데 이 경우 선택된 셀 트랜지스터(S)에 연결된 워드라인(WLn)을 공유하는 다른 낸드 스트링의 셀 트랜지스터(U)들도 프로그램될 수 있다. 따라서 이와 같이 원하지 않는 셀 트랜지스터의 프로그램을 억제하기 위하여, 채널 부스팅 기술을 사용한다.
채널 부스팅 기술을 도 5 및 도 6을 참조하여 보다 구체적으로 설명하기로 한다. 도 5는 선택된 셀 트랜지스터(S)를 갖는 제2 낸드 스트링(420)의 단면 구조를 나타낸 도면이고, 도 6은 선택된 셀 트랜지스터(S)와 동일한 워드라인(WLn)을 공유하는 프로그램 방지 트랜지스터(U)를 갖는 제1 낸드 스트링(410) 또는 제3 낸드 스트링(430)의 단면 구조를 나타낸 도면이다. 일반적으로 선택된 셀 트랜지스터(S)를 프로그램하기 위해서는 선택된 셀 트랜지스터(S)에 연결된 워드라인(WLn)에 프로그램 전압, 예컨대 18V의 전압을 인가한다. 그러면 기판(500)과의 전압차로 인하여, 기판(500)으로부터의 전자가 선택된 셀 트랜지스터(S)의 전하트랩층으로 트랩되고, 이에 따라 선택된 셀 트랜지스터(S)의 문턱전압이 높아져서 프로그램된 상태가 된다. 그런데 이 과정에서 동일한 워드라인(WLn)을 공유하는 다른 낸드 스트링(410, 430) 내의 선택되지 않은 셀 트랜지스터(U)도 기판(500)과의 전압차가 발생하여 원하지 않게 프로그램될 수 있다. 따라서 이를 방지하기 위하여, 동일한 워드라인(WLn)을 공유하는 셀 트랜지스터(U)를 갖는 낸드 스트링(410, 430)의 채널을 부스팅(boosting)시켜 기판(500)의 전위를 대략 8V로 부스팅시킨다. 그러면 선택되지 않은 셀 트랜지스터(U)의 워드라인에 비록 18V의 프로그램 전압이 인가되더라도, 대략 8V 정도로 부스팅된 채널과의 전위차가 감소되어 원하지 않게 프로그램되는 현상이 억제된다.
이와 같은 채널 부스팅 기술을 사용함으로써, 선택되지 않은 셀 트랜지스터(U)가 원하지 않게 프로그램되는 프로그램 디스터브 현상이 억제되지만, 드레인 선택 트랜지스터(411, 421, 431)에 대한 보론(B) 이온주입시 드레인 선택 트랜지스터(411, 421, 431)에 인접한 셀 트랜지스터(412, 422, 432)의 불순물영역, 즉 드레 인에도 보론(B)이 도핑되는 경우가 발생하고, 이 경우 채널 부스팅 효과가 저하되어 프로그램 디스터브가 발생될 수 있게 된다. 따라서 본 실시예에서는 드레인 선택 트랜지스터(411, 421, 431)에 인접한 셀 트랜지스터(412, 422, 432)의 워드라인(WL0)에 패스전압을 인가하지 않고, 셀 트랜지스터(412, 422, 432)를 오프시키는 전압을 인가한 상태에서 프로그램을 진행한다. 드레인 선택 트랜지스터(411, 421, 431)에 인접한 셀 트랜지스터(412, 422, 432)가 더미 트랜지스터로 배치되는 경우, 더미 트랜지스터를 오프시키는 전압을 인가한 상태에서 프로그램을 진행한다.
이 과정을 구체적으로 설명하면, 도 5에 나타낸 바와 같이, 선택된 셀 트랜지스터(S)를 갖는 제2 낸드 스트링(420)에 연결되는 비트라인(BL2)에는 0V를 인가하고, 나머지 제1 낸드 스트링(410) 및 제3 낸드 스트링(430)에 연결되는 비트라인(BL1, BL3)에는 전원전압(Vcc), 예컨대 3V의 전압을 인가한다. 그리고 드레인 선택 트랜지스터(411, 421, 431)에 연결된 드레인 선택 라인(DSL)에도 전원전압, 예컨대 3V를 인가하여 드레인 선택 트랜지스터(411, 421, 431)를 턴 온 시킨다. 소스 선택 트랜지스터(413, 423, 433)에 연결된 소스 선택 라인(SSL)에는 0V를 인가하여 소스 선택 트랜지스터(413, 423, 433)를 턴 오프시키고, 공통 소스 라인(CSL)에는 전원전압(Vcc), 예컨대 3V를 인가한다. 이 상태에서 선택된 셀 트랜지스터(S)에 연결된 워드라인(WLn)에는 프로그램 전압(Vprog), 예컨대 18V를 인가한다. 그리고 드레인 선택 트랜지스터(411, 421, 431)에 인접한 셀 트랜지스터(412, 422, 432)를 제외한 나머지 셀 트랜지스터에 연결된 워드라인들(WL1, …, WL(n-1), WL(n+1), …, WL33)에 패스 전압(Vpass), 예컨대 10V를 인가한다. 그리고 드레인 선택 트랜 지스터(411, 421, 431)에 인접한 셀 트랜지스터(412, 422, 432)에 연결된 워드라인(WL0)에는 인접한 셀 트랜지스터(412, 422, 432)가 턴 오프되도록 하는 오프 전압을 인가한다. 여기서 오프 전압은 비트라인(BL1, BL3)에 인가되고, 또한 드레인 선택 라인(DSL)에 인가되는 전원전압(Vcc), 예커대 3V와 동일하게 설정할 수 있다. 이와 같은 바이오스 조건하에서 선택된 셀 트랜지스터(S)는 채널의 전자가 전하트랩층 내로 F-N 터널링하여 프로그램 상태가 된다. 반면 선택된 셀 트랜지스터(S)를 제외한 제2 낸드 스트링(420)의 다른 셀 트랜지스터(422)들은 충분하지 않은 전위차로 인하여 이전의 상태를 그대로 유지하게 된다.
한편 도 6에 나타낸 바와 같이, 프로그램되지 않아야 할 선택되지 않은 셀 트랜지스터(U)의 경우 드레인 선택 트랜지스터(411, 431)와, 드레인 선택 트랜지스터(411, 431)에 인접한 셀 트랜지스터(412, 432)가 턴 오프된다. 소스 선택 트랜지스터(413, 433)는 턴 오프상태이므로, 워드라인(WL1)과 워드라인(WL33) 사이는 플로팅상태가 된다. 이와 같이 플로팅된 상태에서 선택된 셀 트랜지스터(S)에 연결된 워드라인(WLn)에는 프로그램 전압(Vprog), 예컨대 18V가 인가되고, 드레인 선택 트랜지스터(411, 421, 431)에 인접한 셀 트랜지스터(412, 422, 432)를 제외한 나머지 셀 트랜지스터에 연결된 워드라인들(WL1, …, WL(n-1), WL(n+1), …, WL33)에 패스 전압(Vpass), 예컨대 10V이 인가되면, 채널 부스팅(600)이 일어나서 일정 크기, 예컨대 대략 8V 정도의 전위를 갖게 된다. 따라서 선택되지 않은 셀 트랜지스터(U)에 인가되는 프로그램전압(Vprog)과 채널 부스팅(600) 사이의 상대적으로 낮아진 전위차로 인해 선택되지 않은 셀 트랜지스터(U)가 원하지 않게 프로그램되는 현상이 발 생되지 않는다. 또한 비록 드레인 선택 트랜지스터(411, 431)에 보론(B) 이온을 주입시키는 과정에서, 드레인 선택 트랜지스터(411, 431)에 인접한 셀 트랜지스터(412, 432)의 드레인에 보론(B) 이온이 도핑되었더라도, 인접한 셀 트랜지스터(412, 432)는 턴 오프되어 있으므로, 보론(B) 이온 도핑으로 인한 누설전류가 발생되지 않으며, 이에 따라 누설전류에 의해 채널 부스팅이 적절하게 일어나지 않는 현상이 방지된다.
도 1은 일반적인 전하트랩소자를 나타내 보인 단면도이다.
도 2는 도 1의 전하트랩소자를 단위셀로 갖는 낸드 플래시 메모리소자의 스트링 구조를 나타내 보인 도면이다.
도 3은 종래의 전하트랩소자를 단위셀로 갖는 낸드 플래시 메모리소자를 제조하는 과정에서의 프로그램 디스터브의 증가현상을 나타내 보인 그래프이다.
도 4는 본 발명에 따른 전하트랩소자를 단위셀로 갖는 낸드 플래시 메모리소자의 프로그램 방법을 설명하기 위하여 나타내 보인 도면이다.
도 5 및 도 6은 도 4에 나타낸 스트링 중 선택된 스트링과 선택되지 않은 스트링의 단면 구조를 각각 나타내 보인 도면들이다.

Claims (6)

  1. 비트라인에 연결되는 드레인 선택 트랜지스터, 복수개의 셀 트랜지스터들 및 소스 선택 트랜지스터가 직렬로 연결되어 이루어지는 셀 스트링을 포함하는 낸드 플래시 메모리소자의 프로그램 방법에 있어서,
    선택된 셀 트랜지스터를 갖는 비트라인에는 0V를 인가하고, 선택되지 않은 셀 트랜지스터들을 갖는 비트라인에는 전원전압을 인가하는 단계;
    상기 드레인 선택 트랜지스터에 연결된 워드라인에 상기 드레인 선택 트랜지스터를 턴온시키는 턴온 전압을 인가하는 단계;
    상기 드레인 선택 트랜지스터에 인접한 셀 트랜지스터에 연결된 워드라인에 상기 인접한 셀 트랜지스터를 턴 오프시키기 위한 오프전압을 인가시키는 단계; 및
    상기 선택된 셀 트랜지스터에 연결된 워드라인에는 프로그램 전압을 인가하고, 선택되지 않은 셀 트랜지스터들에 연결된 워드라인들에는 패스 전압을 인가하는 단계를 포함하는 낸드 플래시 메모리소자의 프로그램 방법.
  2. 제1항에 있어서,
    상기 오프전압은 상기 드레인 선택 트랜지스터를 턴온시키는 턴온 전압과 동일하게 설정하는 낸드 플래시 메모리소자의 프로그램 방법
  3. 제1항에 있어서,
    상기 턴온 전압을 상기 전원전압과 같은 크기를 갖도록 하는 낸드 플래시 메모리소자의 프로그램 방법.
  4. 제1항에 있어서,
    상기 셀 트랜지스터는 전하트랩소자로 구성되는 낸드 플래시 메모리소자의 프로그램 방법.
  5. 제1항에 있어서,
    상기 소스 선택 트랜지스터에 연결되는 워드라인에는 상기 소스 선택 트랜지스터를 턴 오프시키는 턴 오프 전압을 인가하는 낸드 플래시 메모리소자의 프로그램 방법.
  6. 제1항에 있어서,
    상기 드레인 선택 트랜지스터에 인접한 셀 트랜지스터는 더미 트랜지스터로 배치되는 낸드 플래시 메모리소자의 프로그램 방법.
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