CN110707092B - 半导体存储器元件及其制作方法 - Google Patents
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Abstract
本发明披露一种半导体存储器元件及其制作方法，该半导体存储器元件包含一存储器栅极，设于基底的主表面上，其中存储器栅极具有第一侧壁及第二侧壁、一控制栅极，设于存储器栅极一侧，其中控制栅极具有第三侧壁及第四侧壁、一缝隙，介于存储器栅极的第二侧壁与控制栅极的第三侧壁之间、一第一单间隙壁结构，设于存储器栅极的第一侧壁上、一第二单间隙壁结构，设于控制栅极的第四侧壁上，及一缝隙填充层，填满缝隙。
Description
技术领域
本发明涉及一种半导体存储器元件，特别是涉及一种1.5T SONOS(silicon-oxide-nitride-oxide-silicon)存储器元件及其制作方法。
背景技术
目前的1.5T SONOS存储器制作工艺需沉积多晶硅间硅氧层(IPO)来填入存储器栅极和控制栅极之间的缝隙，作为绝缘用途，沉积后的IPO经过蚀刻会在存储器栅极一侧壁上构成第一间隙壁。接着，全面沉积多晶硅层，再依序以化学机械研磨制作工艺、光刻及蚀刻制作工艺定义出控制栅极，后续再于第一间隙壁上和控制栅极的一侧壁上形成第二间隙壁，然后以离子注入制作工艺在基底内形成源极和漏极掺杂区。
然而，上述现有技术的步骤较为繁复，且所形成的存储器单元所占据的芯片面积较大。因此，该技术领域仍需要一种改良的半导体存储器元件，特别是一种改良的1.5TSONOS存储器元件及其制作方法，能够解决上述现有技术的不足与缺点。
发明内容
为解决前述问题，本发明于是提供了一种改良的半导体存储器元件及其制作方法。
本发明一实施例提供一种半导体存储器元件，包含一基底，具有一主表面；一存储器栅极，设于基底的主表面上，其中存储器栅极具有一第一侧壁及相对于第一侧壁的一第二侧壁；一控制栅极，设于存储器栅极一侧，其中控制栅极具有一第三侧壁，直接面对第二侧壁，及一第四侧壁，相对于第三侧壁；一缝隙，介于存储器栅极的第二侧壁与控制栅极的第三侧壁之间；一第一单间隙壁结构，设于存储器栅极的第一侧壁上；一第二单间隙壁结构，设于控制栅极的第四侧壁上；以及一缝隙填充层，填满缝隙。
根据本发明一实施例，其特征在于：第一单间隙壁结构、第二单间隙壁结构及缝隙填充层均仅由单一层介电材料所构成。例如，单一层介电材料为一氮化硅层。
根据本发明一实施例，其特征在于：第一单间隙壁结构直接接触第一侧壁和基底的主表面，第二单间隙壁结构直接接触第四侧壁和基底的主表面。
根据本发明一实施例，其特征在于：缝隙填充层直接接触第二侧壁和第三侧壁。
根据本发明一实施例，其特征在于：缝隙填充层具有一顶面，与存储器栅极的顶面和控制栅极的顶面齐平。
根据本发明一实施例，其特征在于：半导体存储器元件可以另包含一凹陷区域，位于缝隙的底部。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合所附的附图，作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制者。
附图说明
图1至图5为本发明一实施例所绘示的一种半导体存储器元件的制作方法剖面示意图。
主要元件符号说明
1～半导体存储器元件
10～基底
10a～主表面
101～第一源极/漏极掺杂区
102～第二源极/漏极掺杂区
110～氧化硅-氮化硅-氧化硅(ONO)膜
112～薄氧化层
120～多晶硅层
130～盖层
130a～顶面
220～多晶硅层
220a～顶面
230～光致抗蚀剂图案
300～缝隙
302～凹陷区域
400～间隙壁材料层
401～第一单间隙壁结构
402～第二单间隙壁结构
403～缝隙填充层
403a～顶面
CG～控制栅极
MG～存储器栅极
SW1～第一侧壁
SW2～第二侧壁
SW3～第三侧壁
SW4～第四侧壁
W～宽度
具体实施方式
在下文中，将参照附图说明细节，该些附图中的内容也构成说明书细节描述的一部分，并且以可实行该实施例的特例描述方式来绘示。下文实施例已描述足够的细节使该领域的一般技术人士得以具以实施。
当然，也可采行其他的实施例，或是在不悖离文中所述实施例的前提下作出任何结构性、逻辑性、及电性上的改变。因此，下文的细节描述不应被视为是限制，反之，其中所包含的实施例将由随附的权利要求来加以界定。
请参阅图1至图5，其为依据本发明一实施例所绘示的一种半导体存储器元件的制作方法剖面示意图。如图1所示，首先提供一基底10，具有一主表面10a。基底10可以是一半导体基底，例如，硅基底。接着，在基底10的主表面10a上形成一存储器栅极MG。
根据本发明实施，存储器栅极MG可以包含一氧化硅-氮化硅-氧化硅(ONO)膜110、一多晶硅层120，设于ONO膜110上，以及一盖层130，设于多晶硅层120上。其中，ONO膜110可以用来存储电荷，盖层130可以是例如氮化硅层。存储器栅极MG具有一第一侧壁SW1和相对于第一侧壁SW1的一第二侧壁SW2。
此时，在存储器栅极MG以外的区域的基底10的主表面10a上，可以具有一薄氧化层112，例如，二氧化硅层。
接着，如图2所示，先全面沉积一多晶硅层220，覆盖存储器栅极MG和存储器栅极MG以外的区域的薄氧化层112上。然后进行一化学机械研磨制作工艺，研磨掉部分的多晶硅层220，直到存储器栅极MG的盖层130的顶面被显露出来。
此时，剩余的多晶硅层220的顶面与存储器栅极MG的盖层130的顶面是齐平的。例如，剩余的多晶硅层220的厚度约为700～800埃。然后，进行一光刻制作工艺，在多晶硅层220上，靠近存储器栅极MG的一侧，形成一光致抗蚀剂图案230，定义出控制栅极的图案与位置。
接着，如图3所示，以光致抗蚀剂图案230为蚀刻硬掩模，进行一各向异性干蚀刻制作工艺，蚀刻掉未被光致抗蚀剂图案230覆盖的多晶硅层220，如此于存储器栅极MG一侧，形成一控制栅极CG。
控制栅极CG具有一第三侧壁SW3，直接面对第二侧壁SW2，及一第四侧壁SW4，相对于第三侧壁SW3。在存储器栅极MG的第二侧壁SW2与控制栅极CG的第三侧壁SW3之间会形成一缝隙300，并且在缝隙300的底部有一因蚀刻基底10而形成的凹陷区域302。根据本发明实施例，例如，缝隙300的宽度W约为150～200埃。
如图4所示，在去除光致抗蚀剂图案230后，接着于基底10上全面沉积一间隙壁材料层400，例如，氮化硅层。根据本发明实施例，间隙壁材料层400可以利用原子层沉积(ALD)法沉积而成，使得间隙壁材料层400能够顺形的覆盖在存储器栅极MG上和控制栅极CG上，并且完全填满缝隙300。
然后，如图5所示，进行一各向异性干蚀刻制作工艺，蚀刻间隙壁材料层400，直到存储器栅极MG和控制栅极CG被显露出来，如此同时于存储器栅极MG的第一侧壁SW1上形成一第一单间隙壁结构401、在控制栅极CG的第四侧壁SW4上形成一第二单间隙壁结构402，并且形成填满缝隙300的缝隙填充层403。
根据本发明实施例，第一单间隙壁结构401直接接触第一侧壁SW1和基底10的主表面10a，第二单间隙壁结构402直接接触第四侧壁SW4和基底10的主表面10a。缝隙填充层403直接接触第二侧壁SW2和第三侧壁SW3。缝隙填充层403具有一顶面403a，与存储器栅极MG的顶面130a和控制栅极CG的顶面220a齐平。
由此可知，本发明的技术特征在于第一单间隙壁结构401、第二单间隙壁结构402及缝隙填充层403均仅由单一层介电材料(例如，以ALD法沉积而成的氮化硅)所构成。存储器栅极MG的第一侧壁SW1上和控制栅极CG的第四侧壁SW4上均只有单一间隙壁，而不需要额外再形成第二间隙壁。这使得制作工艺步骤能够简化。
最后，进行一离子注入制作工艺，将N型或P型掺杂注入基底10的主表面10a，形成一第一源极/漏极掺杂区101，邻近第一单间隙壁结构401，以及一第二源极/漏极掺杂区102，邻近第二单间隙壁结构402。
结构上，从图5可看到本发明半导体存储器元件1，例如1.5T SONOS存储器元件，包含一存储器栅极MG，设于基底10的主表面10a上、一控制栅极CG，设于存储器栅极MG一侧、一缝隙300，介于存储器栅极MG的第二侧壁SW2与控制栅极CG的第三侧壁SW3之间、一第一单间隙壁结构401，设于存储器栅极MG的第一侧壁SW1上、一第二单间隙壁结构402，设于控制栅极CG的第四侧壁SW4上，以及一缝隙填充层403，填满缝隙300。此外，在基底10的主表面10a中另设有一第一源极/漏极掺杂区101，邻近第一单间隙壁结构401，以及一第二源极/漏极掺杂区102，邻近第二单间隙壁结构402。
本发明披露的1.5T SONOS存储器元件，其中可以省略现有技术中的多晶硅间硅氧层(IPO)沉积和蚀刻步骤，进而简化制作工艺步骤，节省制作工艺成本。此外，由于不需要在存储器栅极MG的侧壁上形成由IPO所构成的第一间隙壁，因此所形成的存储器单元所占据的芯片面积较小。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。
Claims (20)
1.一种半导体存储器元件，其特征在于，包含：
基底，具有主表面；
存储器栅极，设于该基底的该主表面上，其中该存储器栅极具有第一侧壁及相对于该第一侧壁的第二侧壁；
控制栅极，设于该存储器栅极一侧，其中该控制栅极具有第三侧壁，直接面对该第二侧壁，及第四侧壁，相对于该第三侧壁；
缝隙，介于该存储器栅极的该第二侧壁与该控制栅极的该第三侧壁之间；
第一单间隙壁结构，设于该存储器栅极的该第一侧壁上；
第二单间隙壁结构，设于该控制栅极的该第四侧壁上；以及
缝隙填充层，填满该缝隙，
其中，该存储器栅极的该第一侧壁上只有该第一单间隙壁结构作为单一间隙壁。
2.如权利要求1所述的半导体存储器元件，其中该第一单间隙壁结构、该第二单间隙壁结构及该缝隙填充层均仅由单一层介电材料所构成。
3.如权利要求2所述的半导体存储器元件，其中该单一层介电材料为一氮化硅层。
4.如权利要求1所述的半导体存储器元件，其中该第一单间隙壁结构直接接触该第一侧壁和该基底的该主表面，该第二单间隙壁结构直接接触该第四侧壁和该基底的该主表面。
5.如权利要求1所述的半导体存储器元件，其中该缝隙填充层直接接触该第二侧壁和该第三侧壁。
6.如权利要求1所述的半导体存储器元件，其中该缝隙填充层具有顶面，与该存储器栅极的顶面和该控制栅极的顶面齐平。
7.如权利要求1所述的半导体存储器元件，其中另包含：
第一源极/漏极掺杂区，设于该基底的该主表面，并且邻近该第一单间隙壁结构；以及
第二源极/漏极掺杂区，设于该基底的该主表面，并且邻近该第二单间隙壁结构。
8.如权利要求1所述的半导体存储器元件，其中另包含：
凹陷区域，位于该缝隙的底部。
9.如权利要求1所述的半导体存储器元件，其中该存储器栅极包含氧化硅-氮化硅-氧化硅(ONO)膜、多晶硅层，设于该ONO膜上，以及盖层，设于该多晶硅层上。
10.如权利要求1所述的半导体存储器元件，其中该控制栅极包含多晶硅层。
11.一种半导体存储器元件的制作方法，其特征在于，包含：
提供一基底，具有主表面；
形成一存储器栅极，在该基底的该主表面上，其中该存储器栅极具有第一侧壁及相对于该第一侧壁的第二侧壁；
形成一控制栅极，在该存储器栅极一侧，其中该控制栅极具有第三侧壁，直接面对该第二侧壁，及第四侧壁，相对于该第三侧壁；
形成一缝隙，在该存储器栅极的该第二侧壁与该控制栅极的该第三侧壁之间；
形成一第一单间隙壁结构，在该存储器栅极的该第一侧壁上，及第二单间隙壁结构，在该控制栅极的该第四侧壁上；以及
形成一缝隙填充层，填满该缝隙。
12.如权利要求11所述的制作方法，其中该第一单间隙壁结构、该第二单间隙壁结构及该缝隙填充层均仅由单一层介电材料所构成。
13.如权利要求12所述的制作方法，其中该单一层介电材料为一氮化硅层。
14.如权利要求11所述的制作方法，其中该第一单间隙壁结构直接接触该第一侧壁和该基底的该主表面，该第二单间隙壁结构直接接触该第四侧壁和该基底的该主表面。
15.如权利要求11所述的制作方法，其中该缝隙填充层直接接触该第二侧壁和该第三侧壁。
16.如权利要求11所述的制作方法，其中该缝隙填充层具有顶面，与该存储器栅极的顶面和该控制栅极的顶面齐平。
17.如权利要求11所述的制作方法，其中另包含：
形成一第一源极/漏极掺杂区，在该基底的该主表面，并且邻近该第一单间隙壁结构；以及
形成一第二源极/漏极掺杂区，在该基底的该主表面，并且邻近该第二单间隙壁结构。
18.如权利要求11所述的制作方法，其中另包含：
形成一凹陷区域，在该缝隙的底部。
19.如权利要求11所述的制作方法，其中该存储器栅极包含氧化硅-氮化硅-氧化硅(ONO)膜、多晶硅层，设于该ONO膜上，以及盖层，设于该多晶硅层上。
20.如权利要求11所述的制作方法，其中该控制栅极包含多晶硅层。
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