JP4563715B2 - パーシャルコピーバック動作モードを有するフラッシュメモリ装置 - Google Patents

Description

本発明はフラッシュメモリに関するものであり、さらに詳細には、パーシャルコピーバック動作モードを有するフラッシュメモリ装置に関するものである。

電気的に消去及びプログラム可能な不揮発生半導体メモリ装置は既に記録されているデータを電気的に消去し、新しいデータをプログラムすることができる。特に、ＮＡＮＤフラッシュメモリ装置はよく知られた他のタイプの不揮発性半導体メモリ装置よりさらに高い集積度を提供する。

高集積大容量に有用なＮＡＮＤフラッシュメモリ装置は、現在移動通信環境、セットトップボックスまたはゲーム機などで広く使用されており、その応用範囲が徐々に増加している状況にある。ＮＡＮＤフラッシュメモリ装置は基本的に読み出し、書き込み(またはプログラム)及び消去動作を実行することができ、新しい応用に符合するためにコピーバック(ｃｏｐｙ ｂａｃｋ)機能が求められる。

ＮＡＮＤフラッシュメモリ装置において、コピーバック動作はソースページに貯蔵されたデータを目標ページに移すことを言う。すなわち、コピーバック動作はソースページに貯蔵されたデータをページバッファに一時的に貯蔵した後、メモリの外部に読み出す過程なしに、そのまま目標ページに再貯蔵することを言う。コピーバック機能を利用すると、ソースページのデータを外部に読み出す過程と外部のデータをローディングする過程とを省略することができるので、メモリシステムの性能を大きく向上させることができる。

一方、ＮＡＮＤフラッシュメモリ装置は、メモリ構造上オーバライト動作(ｏｖｅｒｗｒｉｔｅ ｍｏｄｅ)を支援することができない。したがって、特定ページにデータを貯蔵するためには、必ず消去状態にあるページを選択しなければならない。したがって、既にデータが書き込まれているページに書き込み動作を実行するためには、必ず消去動作が先立たなければならない。

しかし、フラッシュメモリ装置の消去時間は一般的に数ｍｓｅｃであるので、上述のように、書き込み動作の前に毎回消去動作を実行したら、性能が低下する問題点が発生する。したがって、メモリコントローラは管理しようとするページのデータを消去状態の特定アドレスにコピーして移し、その原本データが含まれた領域を余分の時間に一回にブロック単位で消すようにする。

図１はよく知られたコピーバック動作を説明するための概念図である。図１を参照すると、フラッシュメモリ装置はメモリコントローラ１０とフラッシュメモリ２０で構成される。前記メモリコントローラ１０は動作モードに従ってアドレス及び制御信号などを前記フラッシュメモリ２０に印加する。前記フラッシュメモリ２０はデータを貯蔵するセルアレイ２１とコピーバック動作時、前記データを一時的に貯蔵するページバッファ２２とを含む。

前記セルアレイ２１は複数個のページで構成される。各々のページは同一のワードラインを共有するセルからなる。一つのページは普通５１２バイトであり、最近では２ｋバイトの大容量メモリが登場している。前記ページは読み出し及び書き込み動作の基本単位になる。

コピーバック動作はソースページＳのデータをページバッファ２２に読み出す動作と、前記ページバッファ２２に貯蔵されたデータを目標ページＤにプログラムする動作からなる。

前記メモリコントローラ１０からコピーコマンドＣＭＤとソースページＳに該当するアドレスＡｄｄｒが入力されれば、前記ソースページＳに貯蔵されたデータＵｎｉｔ ｋは前記ページバッファ２２にコピーされる。コピーバックコマンドＣＭＤと目標ページＤに該当するアドレスが入力されれば、前記ページバッファ２２に貯蔵されているデータＵｎｉｔ ｋは前記目標ページＤにコピーバックされる。

一方、最近は、動作速度を速くし、チップサイズを小さくするために読み出し及び書き込み動作の基本単位である単位ページを結合して一つの大きいページ単位で管理する研究が活発に行われている。したがって、コピーバック動作時、複数個の単位ページのデータを同時にページバッファにコピーし、前記ページバッファに貯蔵されたデータを同時に目標ページにコピーバックする。

もしメモリコントローラ１０が複数個の単位ページに貯蔵されたデータＵｎｉｔ ｋ−３、Ｕｎｉｔ ｋ−２、Ｕｎｉｔ ｋ−１、Ｕｎｉｔ ｋを同時に管理することができれば、前記動作は問題なく実行される。しかし、前記メモリコントローラ１０が単位ページのみしか管理することができないとしたら、前記動作は不要な単位ページのデータも同時にコピーバックされる問題点を引き起こす。

例えば、ページバッファに貯蔵された単位ページのデータの中で一部のみをコピーバックしようとしても、フラッシュメモリ装置の動作原理上、同一のワードラインを共有する残りの単位ページのデータも同時にコピーバックされる。

特に、近来、ＮＡＮＤフラッシュメモリ装置の一ページは既存の５１２バイトから２ｋバイトに大型化されている。しかし、既存のコントローラは大部分５１２バイト単位でデータを管理しているので、上述の問題点に現実的に直面するようになる。

上述の問題点を解決するために、本発明は単位ページ単位でコピーバック動作を実行することができるフラッシュメモリを提供することを目的とする。

上述の課題を達成するために本発明によるフラッシュメモリ装置は、ソース及び目標ページを含むページで構成されたセルアレイと、前記ソースページのデータを貯蔵するページバッファと、パーシャルコピーバック動作時、前記ページバッファに貯蔵されたデータのうち初期化するデータを選択する手段とを含むことを特徴とする。

上記装置において、好ましい形態として、前記ページの各々は読み出し及び書き込み動作の基本単位である単位ページで区分可能である。

また、前記ページバッファは前記単位ページに各々対応し、初期化の基本単位である単位ページバッファで区分される。

本発明によるフラッシュメモリ装置の第２の例は、単位ページからなるセルアレイと、前記単位ページに各々対応する複数の単位ページバッファからなり、データを貯蔵するページバッファと、パーシャルコピーバック動作時、前記単位ページバッファのうち初期化しようとする一つ、またはそれ以上の単位ページバッファを選択する選択回路と、前記ページバッファ及び前記選択回路を制御する信号を発生する制御装置とを含むことを特徴とする。

上記第２の例において、好ましい形態として、前記単位ページは、読み出し及び書き込み動作の基本単位である。

また、前記ページバッファは、データを貯蔵するラッチと、前記ラッチを初期化するリセット回路とを含む。

また、前記リセット回路は、前記選択回路から出力された信号に応答して前記ラッチを初期化する。

また、前記リセット回路は、ＮＭＯＳトランジスタで構成される。

さらに、前記制御装置は、前記ページバッファに入力される信号を制御するページバッファコントローラと、前記選択回路に入力される信号を制御する入力装置とを含む。

さらに、前記ページバッファコントローラは、動作モードに従って前記ページバッファを初期化する制御信号ＬＡＴを発生する。

さらに、前記制御信号ＬＡＴは、前記選択回路を通じて前記ページバッファに供給される。

さらに、前記入力装置は、第１及び第２コマンド信号に同期して第１制御信号ＳＥＴを発生する第１入力バッファと、前記第１コマンド信号の後に入力されるアドレスを感知して、第２制御信号ＡＤＤＲ２を発生する手段とを含む。

さらに、前記第２制御信号ＡＤＤＲ２を発生する手段は、前記単位ページを区分するコラムアドレスを感知して、制御信号ＡＤＤＲを発生する第２入力バッファと、前記制御信号ＡＤＤＲをデコーディングして前記第２制御信号ＡＤＤＲ２を発生するデコーダとを含む。

さらに、前記制御信号ＡＤＤＲは、書き込みイネーブル信号に同期して感知される。

本発明によるフラッシュメモリ装置の第３の例は、単位ページからなるセルアレイと、前記単位ページに各々対応する複数の単位ページバッファからなり、各々の単位ページバッファはデータを貯蔵するラッチと該ラッチを初期化するリセット回路とを含むページバッファと、前記ページバッファに入力される信号を制御するページバッファコントローラと、パーシャルコピーバック動作時、初期化しようとする一つ、またはそれ以上の単位ページバッファを選択して、選択された単位ページバッファのリセット回路をイネーブルする選択回路と、パーシャルコピーバック動作時、前記選択回路に入力される信号を制御する入力装置とを含むことを特徴とする。

上記第３の例において、好ましい形態として、前記単位ページは、読み出し及び書き込み動作の基本単位である。

また、前記リセット回路は、ＮＭＯＳトランジスタで構成される。

また、前記ページバッファコントローラは、動作モードに従って前記ページバッファを初期化する制御信号ＬＡＴを発生する。

また、前記制御信号ＬＡＴは、前記選択回路を通じて前記ページバッファに供給される。

さらに、前記入力装置は、第１及び第２コマンド信号に同期して第１制御信号ＳＥＴを発生する第１入力バッファと、前記第１コマンド信号の後に入力されるアドレスを感知して第２制御信号ＡＤＤＲ２を発生する手段とを含む。

さらに、前記第２制御信号ＡＤＤＲ２を発生する手段は、前記単位ページを区分するコラムアドレスを感知して、制御信号ＡＤＤＲを発生する第２入力バッファと、前記制御信号ＡＤＤＲをデコーディングして前記第２制御信号ＡＤＤＲ２を発生するデコーダとを含む。

さらに、前記制御信号ＡＤＤＲは、書き込みイネーブル信号に同期して感知される。

本発明によると、コピーバック動作時、単位ページ別にコピーバック動作が可能になる。したがって、本発明によるフラッシュメモリ装置を利用してパーシャルコピーバック動作を実行すれば、単位ページに対応する既存のメモリコントローラを変更しなくても、一つの大きいページを単位ページ別に管理することができるようになる。

以下、本発明の最も望ましい実施形態を添付の図面を参照して説明する。

図２はソースページのデータをページバッファにコピーすることを示す概念図である。図２を参照すると、フラッシュメモリ装置はメモリコントローラ１００とフラッシュメモリ２００で構成される。前記フラッシュメモリ２００はデータを貯蔵するセルアレイ２１０とコピーバック動作時、前記セルアレイ２１０のデータを一時的に貯蔵するページバッファ２２０とを含む。

前記セルアレイ２１０はよく知られたように、同一のワードラインを共有する複数個のページで構成される。前記ページの中にはソースページＳと目標ページＤが含まれている。一方、本発明で一つのページは読み出し及び書き込み動作の基本単位をなす複数個の単位ページで構成される。図２で一つのページは四つの単位ページからなっている。

前記ページバッファ２２０はコピー動作時、ソースページＳのデータを一時的に貯蔵する。前記ページバッファ２２０に貯蔵されたデータはコピーバック動作によって目標ページＤに移される。

前記メモリコントローラ１００からコピー動作を命じるコマンドＣＭＤ０とソースページＳに該当するアドレスＡｄｄｒ（Ｓ）が印加されれば、前記ソースページＳに貯蔵されたデータＵｎｉｔ ｋ−３、Ｕｎｉｔ ｋ−２、Ｕｎｉｔ ｋ−１、Ｕｎｉｔ ｋは前記ページバッファ２２０にコピーされる。

図３はページバッファ２２０に貯蔵されたデータを目標ページＤにコピーバックすることを示す概念図である。本発明の核心は、目標ページＤにコピーバックする前に、前記ページバッファ２２０にコピーされたデータＵｎｉｔ ｋ−３、Ｕｎｉｔ ｋ−２、Ｕｎｉｔ ｋ−１、Ｕｎｉｔ ｋのうちでコピーバックすることを願わないデータＵｎｉｔ ｋ−１、Ｕｎｉｔ ｋを初期化した後にコピーバックがなされることにある。その結果、目標ページＤにはデータＵｎｉｔ ｋ−３、Ｕｎｉｔ ｋ−２のみがコピーバックされ、以前データＵｎｉｔ ｌ−１、Ｕｎｉｔ ｌはそのまま維持される。したがって、前記ページバッファ２２０でコピーバックしようとするデータと初期化しようとするデータとを選択することにより、単位ページ別にコピーバック動作を実行することができる。

コピーバックすることを願わないデータを初期化した後に、前記メモリコントローラ１００からコピーバック動作を命じるコマンドＣＭＤ１と目標ページＤに該当するアドレスＡｄｄｒ（Ｄ）が入力される。前記コマンドＣＭＤ１とアドレスＡｄｄｒ(Ｄ)は繰り返すことができ、繰り返される回数に従ってコピーバックされる単位ページの数が決められる。前記コピーバック動作によって前記ページバッファ２２０に貯蔵されたデータＵｎｉｔ ｋ−３、Ｕｎｉｔ ｋ−２は前記目標ページＤにコピーバックされる。

図４は本発明の最も望ましい実施形態を示すフラッシュメモリ装置のブロック図である。図４を参照すると、パーシャルコピーバック動作を実行するフラッシュメモリ装置はセルアレイ２１０、ページバッファ２２０、ページバッファコントローラ２５０の外にパーシャルコピーバック動作時、コピーバックしようとするデータと、初期化しようとするデータとを選ぶ選択回路２３０と、この選択回路２３０に入力される信号を制御する入力装置２４０とをさらに含む。

前記セルアレイ２１０は複数個のページで構成され、各々のページは同一のワードラインを共有し、読み出し及び書き込み動作の基本単位をなす複数の単位ページで構成される。例えば、一つのページは２ｋバイトのメモリ容量を有し、一つの単位ページは５１２バイトのメモリ容量を有する。

前記ページバッファ２２０は前記単位ページに各々対応する単位ページバッファ２２１〜２２４からなる。各一つの単位ページバッファ２２１〜２２４はデータを貯蔵するラッチと前記ラッチを初期化するリセット回路とを含む。前記ページバッファ２２０の構成及び動作原理は後述の図５を参照して説明する。

前記ページバッファコントローラ２５０は前記ページバッファ２２０に入力される信号ＰＬＯＡＤ、ＢＬＳＨＦ、ＢＬＳＬＴと前記選択回路２３０を通じて前記ページバッファ２２０に入力される信号ＬＡＴを制御する。前記制御信号に対するタイミング図が図１０に示されている。前記ページバッファコントローラ２５０の動作及び前記制御信号に対する事項はこの技術分野で通常の知識を持つ者には自明であるので省略する。

前記選択回路２３０は本発明の核心をなすパーシャルコピーバック動作時、コピーバックするデータと初期化するデータとを選択する手段を提供する。前記選択回路２３０はコピーバックするデータを貯蔵する単位ページバッファと初期化するデータを貯蔵する単位ページバッファに各々相応する信号を提供する。前記選択回路２３０の構成及び動作原理は後述の図６を参照して説明する。

前記入力装置２４０は前記選択回路２３０とともに本発明の核心をなし、パーシャルコピーバック動作時、前記選択回路２３０を制御する信号を発生する。前記入力装置２４０は前記メモリコントローラ１００からコマンドＣＭＤ、アドレスＡｄｄｒ、及び制御信号ｃｔｒｌが入力されて動作し、前記選択回路２３０に入力される信号ＳＥＴ、ＡＤＤＲ２を制御する機能を有する。前記入力装置２４０の構成及び動作原理は後述の図７を参照して説明する。

図５は図４のページバッファ２２０の一具体例を示す回路図である。図５では一例として、四つの単位ページバッファ２２１〜２２４のみを示し、各々の単位ページバッファ２２１〜２２４には一つのビットラインに連結されるページバッファのみを示した。しかし、実際には、各一つの単位ページバッファにより多くの数のページバッファが存在し、その全部が同一の構造を有するという事実は、この技術分野で通常の知識を持つ者には自明である。

前記単位ページバッファ２２１〜２２４はプリチャージ手段と、データを一時的に貯蔵するラッチと、ビットラインを制御するための制御トランジスタと、ラッチの状態を初期化するためのリセット回路とを含む。前記ラッチに一時的に貯蔵されているデータは、前記プリチャージ手段のゲートに入力されるＰＬＯＡＤ信号が‘Ｌ’である状態で、対応する選択信号Ｓｅｌ０〜Ｓｅ１３が‘Ｈ’になれば初期化される。前記ラッチのデータが初期化されれば、コピーバック動作時、プログラムされず、以前データがそのまま維持される。

しかし、対応する選択信号Ｓｅｌ０〜Ｓｅ１３が‘Ｌ’であれば、リセット回路を構成するＮＭＯＳトランジスタがターンオフされて、前記ラッチに貯蔵されているデータはそのまま維持される。したがって、コピーバック動作時、前記ラッチに貯蔵されているデータが目標ページにプログラムされる。

結果的に、対応する選択信号Ｓｅｌ０〜Ｓｅ１３によって前記ラッチに貯蔵されたデータが維持されるか、または初期化されるかが決められる。なお、図５において、３００はコラムデコーダ（Ｙ−デコーダ）である。

図６は図４の選択回路２３０の一具体例を示す回路図である。図６を参照すると、前記選択回路２３０は前記ページバッファコントローラ２５０から発生した制御信号ＬＡＴ及び前記入力装置２４０から発生した第１及び第２制御信号ＳＥＴ、ＡＤＤＲ２に応答して動作する。

前記制御信号ＬＡＴは動作モードに従って前記ページバッファ２２０を初期化する信号である。前記制御信号ＬＡＴは前記選択回路２３０を通じて前記ページバッファ２２０に供給される。

前記第１制御信号ＳＥＴは図８に示すように、第１及び第２コマンド信号ＣＭＤ１、ＣＭＤ２に同期して発生する。パーシャルコピーバックコマンドＣＭＤ１がイネーブルされた状態で、プログラムコマンドＣＭＤ２がイネーブルされれば、前記第１制御信号ＳＥＴが発生する。前記第２制御信号ＡＤＤＲ２は後述の図７と図９を参照して詳細に説明する。

図６を参照すると、デコーディングされた第２制御信号ＡＤＤＲ２は１６個の入力手段を有する。制御信号ＬＡＴがディセーブルされ、第１制御信号ＳＥＴがイネーブルされた状態で、ＡＤＤＲ[１：０]＝００であれば、ｎＡＤＤＲ＿０[０]及びｎＡＤＤＲ＿Ｏ[１]が同時に印加されて選択信号Ｓｅｌ０は‘Ｌ’になり、残りの選択信号（Ｓｅｌｋ；ｋ＝１〜３）は‘Ｈ’になる。同一の原理によってＡＤＤＲ[１：０]＝０１であれば、選択信号Ｓｅｌ１のみが‘Ｌ’になり、ＡＤＤＲ[１：０]＝１０であれば、選択信号Ｓｅｌ２のみが‘Ｌ’になり、ＡＤＤＲ[１：０]＝１１であれば、選択信号Ｓｅｌ３のみが‘Ｌ’になる。

例えば、単位ページバッファ２２３、２２４のみを初期化しようとしたら、選択信号Ｓｅｌ０、Ｓｅｌ１は‘Ｌ’になるようにし、選択信号Ｓｅｌ２、Ｓｅｌ３は‘Ｈ’になるようにすればよい。‘Ｈ’に選択された単位ページバッファは全部初期化される。

図７は図４の入力装置２４０の具体的ブロック図である。図７を参照すると、前記入力装置２４０は第１及び第２コマンド信号ＣＭＤ１、ＣＭＤ２に同期して第１制御信号ＳＥＴを発生する第１入力バッファ２４１と、前記第１コマンド信号ＣＭＤ１の後に入力されるアドレスＡＤＤＲ（Ｄ１）を感知して制御信号ＡＤＤＲを発生する第２入力バッファ２４２と、前記制御信号ＡＤＤＲをデコーディングするデコーダ２４３とを含む。

前記第１制御信号ＳＥＴは図８に示すように、第１及び第２コマンド信号ＣＭＤ１、ＣＭＤ２に同期して発生する。パーシャルコピーバックコマンドＣＭＤ１がイネーブルされた状態で、プログラムコマンドＣＭＤ２がイネーブルされれば、前記第１制御信号ＳＥＴが発生する。前記第１制御信号ＳＥＴはパーシャルコピーバック動作時に前記選択回路２３０に供給される。

前記制御信号ＡＤＤＲは図９に示すように、ＡＬＥ信号が活性化された状態で、ｎＷＥ信号が遷移すれば、前記ｎＷＥ信号の上昇に合わせて、目標ページのアドレス(例えば、Ａ０〜Ａ７、Ａ８〜Ａ１６、Ａ１７〜Ａ２４、Ａ２５〜Ｘ、ここでＸはハイ（ｈｉｇｈ）またはロー（ｌｏｗ）になることができる)を４サイクルにかけて順次に発生する。ここで、前記ＡＬＥ、ｎＷＥは前記メモリコントローラ１００から供給される制御信号ｃｔｒｌである。

一般的に、４サイクルで入力されるアドレスの場合に、第１及び２サイクルはコラムアドレスを指定し、第３及び第４サイクルはロウアドレスを指定する。前記第１及び第２サイクルにはメイン領域とスペア領域を指定するコラムアドレスと、単位ページを指定するコラムアドレスと、各々のビットラインを指定するコラムアドレスなどに対する情報が貯蔵されている。

本発明では具体例として、前記制御信号ＡＤＤＲは第２サイクルに該当する単位ページを指定するコラムアドレスによって決められる。一ページあたり単位ページが四つである場合には、２ビットのアドレスが必要である。前記２ビットのアドレスＡＤＤＲ[１：０]は前記デコーダ２４３に入力される。デコーディングされた信号は上述のように前記選択回路２３０に入力される。

図１０はコピーバック動作を説明するためのタイミング図である。

図１０を参照すると、先ず、ソースページＳのデータを読み出す過程が先立つ。コマンドラッチイネーブル信号(Ｃｏｍｍａｎｄ Ｌａｔｃｈ Ｅｎａｂｌｅ、ＣＬＥ)がイネーブルされた状態で、入出力ラインＩ０を通じてコピー動作を命ずるコマンドＣＭＤ０、００ｈが入力される。前記コマンドＣＭＤ０が入力された後、アドレスラッチイネーブル信号(Ａｄｄｒｅｓｓ Ｌａｔｃｈ Ｅｎａｂｌｅ、ＡＬＥ)がイネーブルされた状態で、入出力ラインを通じて前記ソースページＳに該当するアドレスＡｄｄｒ（Ｓ）が入力される。前記アドレスＡｄｄｒ（Ｓ）は前記ソースページのコラム及びロウアドレスを指定する。ここで、ＣＬＥ、ＡＬＥは前記メモリコントローラ１００から前記フラッシュメモリ２００に入力される制御信号ｃｔｒｌである。前記アドレスＡｄｄｒ（Ｓ）の入力が全部終われば、ＲｎＢ信号が‘Ｌ’になり、ｔＲ区間でソースページＳにあるデータが同時にページバッファ２２０にコピーされる。

コピーバック動作を実行する前に、コピーバックすることを願わないデータを初期化する過程が実行される。前記ＡＤＤＲ[１：０]＝００であれば、信号Ｓｅｌ０が選択され、ＡＤＤＲ[１：０]＝０１であれば、信号Ｓｅｌ１が選択され、ＡＤＤＲ[１：０]＝１０であれば、信号Ｓｅｌ２が選択され、ＡＤＤＲ[１：０]＝１１であれば、信号Ｓｅｌ３が選択される。図１０を参照すると、選択された信号Ｓｅｌｎは‘Ｌ’を維持して、ラッチのデータをコピーされた状態で維持し、非選択の信号Ｓｅｌｉはパルスを送ってラッチのデータを初期化する。

例えば、前記ページバッファ２２０にコピーされた単位ページバッファのデータのうちでＵｎｉｔ ｋ−３とＵｎｉｔ ｋ−２のみをコピーバックするためには、信号Ｓｅｌ０（ＡＤＤＲ[１：０]＝００）と信号Ｓｅｌ１(ＡＤＤＲ[１：０]＝０１)を各々‘Ｌ’にし、信号Ｓｅｌ２(ＡＤＤＲ[１：０]＝１０)と信号Ｓｅｌ３(ＡＤＤＲ[１：０]＝１１)を‘Ｈ’にして、ラッチを初期化した後にコピーバック動作を行えば良い。

続いて、図１０を参照すると、コマンドラッチイネーブル信号（Ｃｏｍｍａｎｄ Ｌａｔｃｈ Ｅｎａｂｌｅ、ＣＬＥ）がイネーブルされた状態で、入出力ラインＩ０を通じてコピーバック動作を命じるコマンドＣＭＤ１、８Ａｈが入力される。前記コマンドＣＭＤ１が入力された後、アドレスラッチイネーブル信号（Ａｄｄｒｅｓｓ Ｌａｔｃｈ Ｅｎａｂｌｅ、ＡＬＥ）がイネーブルされた状態で、入出力ラインを通じて前記単位目標ページＤ１に該当するアドレスＡｄｄｒ(Ｄ１)が入力される。前記アドレスＡｄｄｒ(Ｄ１)は前記単位目標ページのコラム及びロウアドレスを指定する。

図１０に示したように、４サイクルで入力されるアドレスの場合に、前から第１及び第２サイクルはコラムアドレスを指定し、第３及び第４サイクルはロウアドレスを指定する。前記第１及び第２サイクルにはメイン領域とスペア領域を指定するコラムアドレス、単位ページを指定するコラムアドレス、各々のビットラインを指定するコラムアドレスなどに対する情報が貯蔵されている。

単位目標ページＤ１に対するアドレス入力が全部終わった後には、再びコピーバックコマンドＣＭＤ１と単位目標ページＤ２に該当するアドレスＡｄｄｒ(Ｄ２)が入力される。コピーバックコマンドＣＭＤ１と単位目標ページＤ１、Ｄ２に該当アドレスＡｄｄｒ(Ｄ１)、Ａｄｄｒ(Ｄ２)を繰り返して入力した後、プログラムコマンドＣＭＤ２が入力される。その結果、ＲｎＢ信号が‘Ｌ’であるｔＰＲＯＧ区間でページバッファにあるデータが同時に目標ページにプログラムされる。

ただ、コピー動作時、印加されたソースページに該当するアドレスには単位ページを区分するコラムアドレスをドントケア(ｄｏｎ‘ｔ ｃａｒｅ)処理して、ページ全体を一度にコピーする。しかし、コピーバック動作時印加された目標ページに該当するアドレスには単位ページを区分するコラムアドレスを受け入れて、コピーバックしようとする単位ページと、そうではない単位ページとを区分する。

以上で本発明の好ましい実施形態を詳細に説明したが、本発明は、本発明の範囲を逸脱しない限度内で、様々な変形が可能であることは勿論である。したがって、本発明の範囲は上述の実施形態によって決められてはならず、特許請求の範囲の記載および特許請求の範囲の記載と均等なものなどによって決められなければならない。

一般的なコピーバック動作を示す概念図である。 本発明による読み出し動作を示す概念図である。 本発明によるパーシャルコピーバック動作を示す概念図である。 本発明によるパーシャルコピーバック動作モードを有するフラッシュメモリ装置を示すブロック図である。 図４のページバッファを示す回路図である。 図４の選択回路を示す回路図である。 図４の入力装置を示す回路図である。 図７の第１入力バッファの出力信号を説明するためのタイミング図である。 図７の第２入力バッファの出力信号を説明するためのタイミング図である。 本発明によるパーシャルコピーバック動作を説明するためのタイミング図である。

符号の説明

１００ メモリコントローラ
２００ フラッシュメモリ
２１０ セルアレイ
２２０ ページバッファ
２２１，２２２，２２３，２２４ 単位ページバッファ
２３０ 選択回路
２４０ 入力装置
２４１，２４２ 入力バッファ
２４３ デコーダ
２５０ ページバッファコントローラ
３００ コラムデコーダ

Claims (22)

1. ソースページ及び目標ページを含むページで構成されたセルアレイと、
   前記ソースページ及び前記目標ページは複数の単位ページで構成され、ページバッファは前記ソースページに対応する複数の単位ページバッファで構成されて、前記ソースページのデータを貯蔵し、
   パーシャルコピーバック動作時、前記ページバッファに貯蔵された前記データのうちコピーバックするデータと、初期化するデータとを選択する手段とを含むことを特徴とするフラッシュメモリ装置。
2. 前記ページの各々は、読み出し及び書き込み動作の基本単位である単位ページで区分可能なことを特徴とする請求項１に記載のフラッシュメモリ装置。
3. 前記ページバッファは、前記単位ページに各々対応し、初期化の基本単位である単位ページバッファで区分されることを特徴とする請求項２に記載のフラッシュメモリ装置。
4. 単位ページからなるセルアレイと、
   前記単位ページに各々対応する複数の単位ページバッファからなり、データを貯蔵するページバッファと、
   パーシャルコピーバック動作時、前記単位ページバッファのうち、コピーバックしようとする一つ、またはそれ以上の単位ページバッファと、初期化しようとする一つ、またはそれ以上の単位ページバッファとを選択する選択回路と、
   前記ページバッファ及び前記選択回路を制御する信号を発生する制御装置とを含むことを特徴とするフラッシュメモリ装置。
5. 前記単位ページは、読み出し及び書き込み動作の基本単位であることを特徴とする請求項４に記載のフラッシュメモリ装置。
6. 前記ページバッファは、
   データを貯蔵するラッチと、
   前記ラッチを初期化するリセット回路とを含むことを特徴とする請求項４に記載のフラッシュメモリ装置。
7. 前記リセット回路は、
   前記選択回路から出力された信号に応答して前記ラッチを初期化することを特徴とする請求項６に記載のフラッシュメモリ装置。
8. 前記リセット回路は、ＮＭＯＳトランジスタで構成されることを特徴とする請求項６に記載のフラッシュメモリ装置。
9. 前記制御装置は、
   前記ページバッファに入力される信号を制御するページバッファコントローラと、
   前記選択回路に入力される信号を制御する入力装置とを含むことを特徴とする請求項４に記載のフラッシュメモリ装置。
10. 前記ページバッファコントローラは、動作モードに従って前記ページバッファを初期化する制御信号ＬＡＴを発生することを特徴とする請求項９に記載のフラッシュメモリ装置。
11. 前記制御信号ＬＡＴは、前記選択回路を通じて前記ページバッファに供給されることを特徴とする請求項１０に記載のフラッシュメモリ装置。
12. 前記入力装置は、
    第１及び第２コマンド信号に同期して第１制御信号ＳＥＴを発生する第１入力バッファと、
    前記第１コマンド信号の後に入力されるアドレスを感知して、第２制御信号ＡＤＤＲ２を発生する手段とを含むことを特徴とする請求項９に記載のフラッシュメモリ装置。
13. 前記第２制御信号ＡＤＤＲ２を発生する手段は、前記単位ページを区分するコラムアドレスを感知して制御信号ＡＤＤＲを発生する第２入力バッファと、
    前記制御信号ＡＤＤＲをデコーディングして、前記第２制御信号ＡＤＤＲ２を発生するデコーダとを含むことを特徴とする請求項１２に記載のフラッシュメモリ装置。
14. 前記制御信号ＡＤＤＲは、書き込みイネーブル信号に同期して感知されることを特徴とする請求項１３に記載のフラッシュメモリ装置。
15. 単位ページからなるセルアレイと、
    前記単位ページに各々対応する複数の単位ページバッファからなり、各々の単位ページバッファはデータを貯蔵するラッチと該ラッチを初期化するリセット回路とを含むページバッファと、
    前記ページバッファに入力される信号を制御するページバッファコントローラと、
    パーシャルコピーバック動作時、コピーバックしようとする一つ、またはそれ以上の単位ページバッファを選択して、選択された単位ページバッファのリセット回路をディセーブルし、初期化しようとする一つ、またはそれ以上の単位ページバッファを選択して、選択された単位ページバッファのリセット回路をイネーブルする選択回路と、
    パーシャルコピーバック動作時、前記選択回路に入力される信号を制御する入力装置とを含むことを特徴とするフラッシュメモリ装置。
16. 前記単位ページは、読み出し及び書き込み動作の基本単位であることを特徴とする請求項１５に記載のフラッシュメモリ装置。
17. 前記リセット回路は、ＮＭＯＳトランジスタで構成されることを特徴とする請求項１５に記載のフラッシュメモリ装置。
18. 前記ページバッファコントローラは、動作モードに従って前記ページバッファを初期化する制御信号ＬＡＴを発生することを特徴とする請求項１５に記載のフラッシュメモリ装置。
19. 前記制御信号ＬＡＴは、前記選択回路を通じて前記ページバッファに供給されることを特徴とする請求項１８に記載のフラッシュメモリ装置。
20. 前記入力装置は、第１及び第２コマンド信号に同期して第１制御信号ＳＥＴを発生する第１入力バッファと、
    前記第１コマンド信号の後に入力されるアドレスを感知して、第２制御信号ＡＤＤＲ２を発生する手段とを含むことを特徴とする請求項１５に記載のフラッシュメモリ装置。
21. 前記第２制御信号ＡＤＤＲ２を発生する手段は、
    前記単位ページを区分するコラムアドレスを感知して制御信号ＡＤＤＲを発生する第２入力バッファと、
    前記制御信号ＡＤＤＲをデコーディングして、前記第２制御信号ＡＤＤＲ２を発生するデコーダとを含むことを特徴とする請求項２０に記載のフラッシュメモリ装置。
22. 前記制御信号ＡＤＤＲは、書き込みイネーブル信号に同期して感知されることを特徴とする請求項２１に記載のフラッシュメモリ装置。

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