JPH07146820A

JPH07146820A - フラッシュメモリの制御方法及び、それを用いた情報処理装置

Info

Publication number: JPH07146820A
Application number: JP6071049A
Authority: JP
Inventors: Kunihiro Katayama; 国弘片山; Takashi Tsunehiro; 隆司常広; Yasuhiro Hida; 庸博飛田; Ryuichi Hattori; 隆一服部; Jun Kitahara; 潤北原; Takashi Totsuka; 隆戸塚; Kenichi Kaki; 健一柿
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-04-08
Filing date: 1994-04-08
Publication date: 1995-06-06

Abstract

(57)【要約】【目的】情報処理装置の主記憶装置としてフラッシュメ
モリを採用することにより、バックアップ電源なしでリ
ジュームやクイックスタートを可能とする。また、大容
量の主記憶を安価に構成するとともに、補助記憶装置を
不必要としてシステム構成の簡略化を図る。その際、書
換え時間が遅い、小容量のランダムアクセスが不可能な
どの性能低下原因を解決し、いろいろな形式のフラッシ
ュメモリに対応するシステム構成を提案する。【構成】システムのメモリバス７に、揮発性メモリであ
るキャッシュメモリ３を介して、フラッシュメモリ２を
接続する。キャッシュメモリ３には格納しているデータ
のアドレスやアクセス履歴などの情報を記録するアドレ
スアレイ４を設ける。コントローラ６が、アクセスする
アドレスを参照して、キャッシュメモリ３やフラッシュ
メモリ２のデータをメモリバス７に供給、あるいはメモ
リバス７のデータを格納する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フラッシュメモリなど
の電気的書き込み可能な不揮発性メモリを情報処理装置
の主記憶に用いた場合の制御方法及び、装置に関する。

【０００２】

【従来の技術】現在普及しつつある、有望な記憶素子の
一つにフラッシュメモリがある。フラッシュメモリを用
いることで、不揮発性の主記憶を備えた情報処理装置を
構成できる。フラッシュメモリの利点としては、次に示
す点が上げられる。

【０００３】１．電源を切ってもデータが保持される
（ＤＲＡＭでは電源を切るとデータが失われる。）２．ＳＲＡＭに比べて安価である。ただし次に示す欠点もある。１．データを書き込む際は、事前に書き込む領域を消去
する必要がある。２．消去はチップ単位、または一定サイズのブロック単
位で行われる。３．１、２の理由により、書き込みに時間を要する。４．書き換えにより素子が劣化するので、書換回数に制
限がある。

【０００４】図１７はブロックサイズが５１２バイト、
全メモリサイズが５２４２８８バイトのフラッシュメモ
リの概略を示す図である。図１７において１１０はフラ
ッシュメモリ内の一つのブロック、１１１はブロック１
１０内の１バイト分のデータ保持部（本明細書ではこれ
をセルと呼ぶ）を示す。１０５は制御回路である。この
フラッシュメモリにリードアクセスが発生すると、アド
レス信号Ａ９〜Ａ１８、バッファ１３１、デコーダ１３
２で決まる該当ブロックの、アドレスＡ０〜Ａ８、バッ
ファ１２１、デコーダ１２２で決まる該当セルからデー
タを読みだし、レジスタ１４１を介してＩ／Ｏ０〜Ｉ／
Ｏ７に出力する。１２３はバッファ１２１、デコーダ１
２２の制御信号、１３３はバッファ１３１、デコーダ１
３２の制御信号、１４２はレジスタ１４１の制御信号で
ある。一方、図１７においてライトアクセスが発生する
と、アドレス信号Ａ９〜Ａ１８、バッファ１３１、デコ
ーダ１３２で決まる該当ブロックを消去し、該当ブロッ
クの、アドレスＡ０〜Ａ８、バッファ１２１、デコーダ
１２２で決まる該当セルにＩ／Ｏ０〜Ｉ／Ｏ７からの入
力データをレジスタ１４１を介して書き込む。４０１は
記憶装置１０４の制御信号である。

【０００５】以上述べたフラッシュメモリを記憶媒体と
した記憶装置の従来技術としては、例えば、特開平２−
２９２７９８号公報のフラッシュＥＥＰＲＯＭシステム
がある。この発明は、フラッシュメモリに欠陥セルが発
生した場合の対処方法であり、例えば、代替セルを設け
た構成にしたり、欠陥セルの発生により乱れるデータを
正規なものに訂正すべく、誤り訂正制御を行うことを提
案している。これにより、フラッシュメモリの欠点であ
る書換え回数の制限をカバーし、システム寿命の長期化
を図る効果を得ている。また、システムにライトキャッ
シュメモリを搭載して、キャッシュメモリへの最後の書
き込みからの経過時間に基づいて、フラッシュメモリへ
のライトバックを行なう。頻繁に書き変わるデータを、
フラッシュメモリ上で書換えずに、キャッシュメモリ上
で書換えることにより、フラッシュメモリの動作を少な
くし、システムの寿命の長期化を図ることを目的として
いる。

【０００６】一方、高性能なパーソナルコンピュータな
どでは、リードまたはライト時間を高速化する手段とし
て、ＤＲＡＭ−ＳＲＡＭキャッシュシステムがよく用い
られる。一般にキャッシュメモリは、ＣＰＵとアクセス
に時間を要する記憶装置の間に設けられてバッファメモ
リの機能を果たし、ＣＰＵが記憶装置をリードした場合
は、そのアドレス、データ等をキャッシュメモリに格納
しておき、次にＣＰＵが記憶装置の同じアドレスをリー
ドした時はそのアドレスに対応するデータをキャッシュ
メモリから得ることによりアクセスを高速化する。キャ
ッシュメモリにはライトスルー方式とコピーバック方式
の２方式が知られている。ライトスルー方式は、記憶装
置への書き込み要求に対してキャッシュメモリとともに
記憶装置も同時に書き換える方式である。これに対して
コピーバック方式は、記憶装置への書き込み要求に対し
て、キャッシュメモリのみ書き換えを行ない、処理に時
間を要する記憶装置の書き換えを省略することによりア
クセスを高速化する方式である。

【０００７】また、フラッシュメモリのチップコストを
低減するために、フラッシュメモリのチップ面積を小さ
くするセル構造が注目されている。たとえば、いわゆる
ＮＡＮＤ構造を有したフラッシュメモリがこれに相当す
る。この構造では、ランダムアクセスではなく、ライン
アクセスを行い、データの入出力方法はライン単位でシ
リアルに行う。今後のフラッシュメモリは、メモリの高
集積化を目指したラインアクセス方式が主流になると考
えられる。他にも、前記ラインアクセスに類似したアク
セス方式を採用するメモリの開発が進んでいる。

【０００８】

【発明が解決しようとする課題】特開平２−２９２７９
８号公報記載の従来技術は磁気ディスク装置置き換えを
主目的としていると考えられる。外部とデータをやり取
りするためにシステムに備えられている外部ＩＯバスに
よる、セクタ単位でのアクセスを前提としている。しか
し、フラッシュを主記憶に採用した場合のＣＰＵからの
ランダムアクセス、すなわち数バイト等の少ない単位で
の直接のデータのやり取りについては全く考慮されてい
ない。上述の代替セル方法や、誤り訂正符号処理は、デ
ータのやり取りをセクタ単位で行うことを考慮してい
る。バイトあるいはワード単位でのやり取りは不可能で
ある。また、あるセクタ内で不良セルが発生すると、対
応した適切な処理を行うための時間が必要となる。その
結果、データの転送時間が長くなり、データの転送が遅
れてしまう事態を招く。特に誤り訂正符号を使用した処
理は、複雑なものとなる。また、同発明におけるキャッ
シュ方式は、システム寿命の長期化のために設けられた
ものである。データ書き込み時のキャッシュデータの操
作についての技術開示はなされているが、外部システム
であるホスト側へのリードデータの転送については、全
く技術開示がされていない。したがって、高速アクセス
可能な手段の提供とはいえない。

【０００９】現在、パーソナルコンピュータ等の情報処
理装置において、一般的に使用されているキャッシュメ
モリシステムは、通常、ＤＲＡＭ（ダイナミックラム）
を有して主記憶を構成し、さらに、ＳＲＡＭ（スタティ
ックラム）を有して構成したキャッシュメモリを備え、
ＣＰＵの動作速度に、ＤＲＡＭのアクセス動作が追い付
けないことに対処している。つまり、アクセスされたア
ドレスを、ＳＲＡＭに割付け、アクセス速度の遅いＤＲ
ＡＭは、データのバックアップ用に使用して、ＣＰＵか
らは、アクセス速度の速いＳＲＡＭが、主記憶となって
いるように見せかける技術である。この技術において
は、ＤＲＡＭのアクセススピードとＳＲＡＭのアクセス
スピードでは、数倍程度の違いがあるが、違いが大きな
場合でも、１０倍以内であるため、キャッシュメモリに
割当てされていないアドレスに対するライトアクセスの
場合、すなわち、ライトミスヒット時のリカバリタイム
は、それほど大きなものではない。フラッシュメモリを
主記憶に採用した場合には、フラッシュメモリの書換え
時間は、ＤＲＡＭと比較すると数桁の違いがあり、ライ
トミスヒット時のリカバリタイムは、非常に大きくなっ
てしまい、システムの性能の低下を招くことになる。し
たがって、この点を考慮したシステムを実現する必要が
ある。

【００１０】また、上述のラインアクセス方式のメモリ
を用いて、ランダムアクセスを高速に行うことが今後重
要な技術となる。前記特開平２−２９２７９８号公報を
含め、従来の技術においては、この点を考慮したものが
ない。また、主記憶が不揮発性になることで、システム
上、大きな違いが生じる。例えば、主記憶が揮発性であ
れば、補助記憶装置を備えて、ファイルデータの保存を
行うのが一般的である。しかし、不揮発性の主記憶シス
テムの場合は、補助記憶装置を備える必要が無く、主記
憶がデータ保存の領域となる。このことが、不揮発性の
主記憶を備えるシステムの効果のひとつであるが、逆
に、このために発生する問題もある。例えば、各種の情
報処理装置では、プログラムや操作のミスにより装置が
暴走してしまうという事故が起こることがある。この
際、揮発性の主記憶であれば、最終手段として、ハード
リセットをかけたり、電源を一度切断して再スタートす
ることが可能である。これによって主記憶の内容をクリ
アし、補助記憶装置から再度、データを主記憶にロード
して、正常な状態に戻すことができる。しかし、不揮発
性の主記憶では、装置の暴走により、主記憶内に存在す
るデータが破壊されると、正しいデータが存在しなくな
り、正常な状態に戻すことが困難となる。

【００１１】また、キャッシュメモリだけが書き換えら
れている状態で、システムの電源が切断された場合、主
記憶が揮発性のシステムでは、主記憶およびキャッシュ
メモリのいずれの記憶データも揮発するため問題は発生
しない。しかし、主記憶が不揮発性の場合には、キャッ
シュメモリだけに最新のデータが格納された状態で、電
源が落される事態が生じると、ユーザはデータが残され
ているつもりでも、実際には、ユーザが入力したつもり
のデータが、キャッシュメモリから揮発し、消滅してし
まうことが起こりうる。したがって、不揮発性の主記憶
を備える情報処理装置では、装置の暴走や、電源遮断に
対処する方式の提供が必要となる。また、上述のキャッ
シュメモリが揮発性の場合、電源遮断後の再起動時に、
初めのうちはミスヒットが続き、アクセス速度が劣化す
るという問題が生じる。

【００１２】本発明の目的は、フラッシュメモリを主記
憶に備える情報処理装置を実現することである。具体的
には、ＣＰＵからのランダムアクセスに対応可能とする
ことである。さらには、高集積なラインアクセス方式の
フラッシュメモリに対応できる情報処理装置を実現する
ことである。さらには、その際のミスヒットアクセスに
対するリカバリタイムを短くして性能を向上させること
である。さらには、プログラムや操作のミスによる暴走
による重要なデータの破壊を防止することである。さら
には、キャッシュメモリ内の情報と、主記憶内の情報が
一致していない状況での電源が遮断された時の対処を考
慮して、信頼性を向上させることである。さらには、動
作の停止後、再開時のアクセス性能を向上させ、総合的
な使用感の向上を目指すことである。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、本発明の情報処理装置は、中央処理装置と、データ
を入力するための入力手段と、データを出力するための
出力手段と、データを記憶する揮発性の第一記憶手段
と、記憶されたデータを電気的に書換え可能な記憶手段
であって、前記中央処理装置がアクセス可能なアドレス
空間を割付けた不揮発性の第二記憶手段と、前記揮発性
の第一記憶手段と前記不揮発性の第二記憶手段との相互
間でデータのやり取りを少なくとも行うデータ制御手段
と、前記揮発性の第一記憶手段に格納されたデータの、
前記不揮発性の第二記憶手段におけるアドレスを登録す
るアドレス登録手段と、該アドレス登録手段に登録され
ているアドレスと前記中央処理装置がデータアクセスの
ために出力したアドレスとの比較を行うアドレス比較手
段とを備えたことを特徴とする。

【００１４】そして、前記データ制御手段は、前記中央
処理装置が、データをアクセスするために出力したアド
レスを、前記アドレス比較手段に入力し、当該アドレス
が、前記アドレス比較手段の出力結果にもとづき、前記
アドレス登録手段に登録されている登録アドレスと判断
したときには、前記揮発性の第一記憶手段内における登
録アドレスをアクセスし、逆に、前記アドレス登録手段
に格納されていないアドレスと判断したときには、少な
くとも当該アドレスを含む所定範囲のアドレスを、前記
アドレス登録手段に新たに登録し、該新たに登録された
アドレスに対応するデータ格納領域を前記揮発性の第一
記憶手段に新たに設定して、前記新たに登録された少な
くとも一つのアドレスをアクセスするように構成する。

【００１５】さらに、本発明の情報処理装置は、ＣＰＵ
からデータを書き込む前に、一旦、当該書込みの対象と
なるブロック内の全データを消去する必要がある記憶装
置であるフラッシュメモリを主記憶装置として用いる情
報処理装置において、前記主記憶装置の一部のブロック
データのコピーをそれぞれ保持する複数のデータ領域を
有するコピーバック方式のキャッシュメモリと、前記Ｃ
ＰＵから前記主記憶装置への書き込み処理の際に前記キ
ャッシュメモリがヒットしたとき、前記キャッシュメモ
リの該当データ領域のデータを更新するとともに、前記
主記憶装置の、当該書き込みの対象となったブロックの
消去処理を行う制御手段とを備えたことを特徴とする。

【００１６】

【作用】上記手段は、具体的には、例えば以下のように
動作する。外部ＩＯバスを通さずに、直接ＣＰＵがフラ
ッシュメモリの格納データをアクセスできるようにする
ためには、高速ランダムアクセスを実現しなければなら
ない。フラッシュメモリを直接アクセスすると、ランダ
ムアクセス型のフラッシュメモリでは、リードアクセス
はＤＲＡＭなみの高速ランダムアクセスが可能である
が、ライトアクセスでは、書換えがブロック単位でしか
できず、しかも非常に遅い。そして先述のように、今後
主流になると考えられる、ラインアクセス方式のフラッ
シュメモリでは、リードアクセスにおいても、ランダム
アクセスには適合しない。そこで、キャッシュメモリと
して動作するバッファメモリを、フラッシュメモリとＣ
ＰＵの間に設けた構成とする。このキャッシュメモリ
は、高速ランダムアクセスが可能な、ＤＲＡＭやＳＲＡ
Ｍで構成するのが最適である。

【００１７】そして、このキャッシュメモリに対応し
て、格納してあるデータのアドレスを記録するアドレス
アレイと、アクセス来歴を記録する記憶手段を備える。
そして、フラッシュメモリの書換えが、キャッシュメモ
リのアクセスに対して非常に遅いことに対処するため、
キャッシュメモリには、未格納のアドレスのデータを常
に書き込めるように、空き領域をあらかじめ用意してお
く。また、装置の暴走による、主記憶データの破壊に対
処するため、各データ領域に、ライトプロテクトフラグ
を備えた構成とし、このフラグにより、書換え禁止状態
のデータの書換えを行った場合には、ＣＰＵに割込みを
かけて警告を行う機能を設ける。また、フラグを書き変
える際にも、割込みによる警告を行うことにより、２重
の安全が図れる。そしてその後、特定の書き込み要求レ
ジスタにＣＰＵが所定コードを書き込まなければデータ
の書換えを許可しないようにしておく。

【００１８】さらに高速化を図るために、キャッシュメ
モリ上のデータがＣＰＵにより書換えられたら、そのデ
ータに対応するフラッシュメモリ上の領域をあらかじめ
消去し、該データの書き戻しの際に、フラッシュメモリ
の当該領域を消去するための時間を節約できるようにす
る。また、前記アドレス登録手段のデータを、装置への
電源供給を遮断しても、揮発させることなく、再び電源
供給を開始して、装置の動作を再開した際に、保持され
ているようにし、このデータをもとに、キャッシュメモ
リ内のデータを復元する。さらに具体的に説明する。キ
ャッシュメモリを設けることにより、書換えが遅いフラ
ッシュメモリの欠点をカバーできるとともに、シリアル
バッファによって、外部インタフェースが接続されてお
り、高速なランダムアクセスが不可能なフラッシュメモ
リに対しても、キャッシュメモリのランダムアクセスは
可能である。これらは、見かけ上、ＣＰＵのメモリバス
に直結した、フラッシュメモリを備える主記憶として、
使用することが可能となる。

【００１９】上述のように、キャッシュメモリに格納し
ているデータの論理アドレスを記録するアドレスアレイ
と、キャッシュメモリに格納しているデータの古さを示
すアクセス履歴を記録する記憶領域を設けることによ
り、まず、キャッシュメモリに存在するアドレスのアク
セスであるか否かを判断できる。次に、キャッシュメモ
リに存在しないアドレスのアクセスであれば、アクセス
履歴上、最後のアクセスが起きてから、最もアクセスさ
れていないデータを探し出して、主記憶たるフラッシュ
メモリにライトバックし、空き領域を作りだして、新た
なデータを格納するという動作を行うようにする。これ
は、キャッシュメモリのリプレースメントアルゴリズム
として、知られているものである。

【００２０】また、キャッシュメモリ内に、常に空き領
域を確保しておくことにより、ＣＰＵからデータの書き
込み要求があり、そのデータのアドレスがキャッシュメ
モリに格納されていない場合に、要求があってから、該
データを格納するための空き領域を作り出していたので
は、書き込み動作の遅いフラッシュメモリでは大きな性
能劣化となるため、あらかじめ用意してある空き領域
に、とりあえずデータを格納し、ＣＰＵからの書き込み
データ転送が終了してから、フラッシュメモリ内に空き
領域を作り出す処理を始めればよい。

【００２１】さらにまた、装置の暴走に対処するための
ライトプロテクトフラグを備えた構成とし、このフラグ
の書換えや、書き込み禁止領域の書換え時に、ＣＰＵに
割込みを行い、これに対応してＣＰＵが警告を行う構成
にしておくことによって、ＣＰＵが、異常な書換えを行
おうとしているか否かが把握可能となる。そして、ＣＰ
Ｕが、特定のレジスタに対しての書換えを行わなけれ
ば、格納データの書換えを行わないようにすることによ
り、装置暴走等の異常時の主記憶内のデータの書換えを
防ぐことができる。なお、ＣＰＵでは、上記の割込みを
受けとった際には、ユーザに対して、データの書換えを
行うべきか否かを確認するルーチンを実行する構成とし
ておけばよい。ユーザは、この確認ルーチンで、装置が
暴走しているか否かを判断して、適宜、情報処理装置に
指示を与える事になる。この場合、もちろん、装置の動
作の中断や再開等の指示が可能な構成にしておくのが好
ましい。

【００２２】また、図１８を参照し、本発明による情報
処理装置の作用を説明する。ＣＰＵ１０１から記憶装置
１０４へのリードアクセスでキャッシュメモリブロック
３００がヒットした場合は、キャッシュメモリブロック
３００から目的のデータを読みだす。リードアクセスで
キャッシュメモリブロック３００がミスヒットした場合
は、ＣＰＵ１０１は記憶装置１０４から直接データをリ
ードする。これに伴い、そのデータとアドレスはキャッ
シュメモリブロック３００内の新たに選択されたレジス
タに保持される。新たなレジスタの選択は、先述の置き
換え操作（リプレースメントアルゴリズム）にしたがっ
て行われる。尚、この新たに選択されたレジスタ内に前
回以前のアクセスで更新されたアドレスとデータが保持
されている場合は、そのアドレスとデータを記憶装置１
０４へ書き戻した後、新たな書き込みアドレスとデータ
を保持する。本発明では記憶装置１０４はフラッシュメ
モリで構成されるので、その書き込みの際に、該当ブロ
ックが未消去の場合はその該当ブロックを消去してから
書き込みを行う。

【００２３】一方、本発明のキャッシュメモリブロック
３００はコピーバック方式のキャッシュなので、ＣＰＵ
１０１からのライトアクセスでキャッシュメモリブロッ
ク３００がヒットした場合は、キャッシュメモリブロッ
ク３００内の該当レジスタを更新するだけで、記憶装置
１０４への書き込みは省略される。すなわち、後にリプ
レースされる際に記憶装置１０４の該当するブロックへ
書き戻される。換言すれば、この記憶装置１０４の該当
ブロックのデータはいずれ消去される。したがって、本
発明では、そのブロックがまだ消去されていないときに
は、そのブロックの消去を前もって行う。この事前消去
処理では、ＣＰＵ１０１はその消去が完了したブロック
に直ちに書き込みを行うわけではないので、その消去処
理の完了を待つ必要はない。以後、そのブロックへのデ
ータの書き戻しを行う必要が発生した際には、それに先
立つ消去処理が省略される（既に実行されている）ので
アクセス時間が短縮される。

【００２４】ＣＰＵ１０１からのライトアクセスでキャ
ッシュメモリブロック３００がミスヒットした場合は、
キャッシュメモリブロック３００内のリプレース対象レ
ジスタが新たに選択され、このレジスタが更新済みであ
れば、このレジスタに格納されている更新済みのデータ
を記憶装置１０４へ書き戻してから、ＣＰＵ１０１から
の当該アクセスアドレスとデータをキャッシュメモリブ
ロック３００内の該当レジスタに格納する。更新済みで
なければ、リプレース対象レジスタを更新する。上述し
た記憶装置１０４へ書き戻す処理は、キャッシュメモリ
ブロック３００のリードアクセスミスヒットの際の記憶
装置１０４への書き込み処理と同様である。

【００２５】次に、アドレス登録手段のデータを保持す
ることについての動作を説明する。キャッシュメモリに
格納されているデータは、ＣＰＵから高速にリードライ
トできるようにするために、一時的にキャッシュメモリ
に置かれているデータである。そしてキャッシュメモリ
の容量は限られているため、最もＣＰＵからアクセスさ
れる可能性と頻度が高いとされるデータが選択されて置
かれている。もしキャッシュメモリ上に置かれていない
データが連続してアクセスされると、著しく性能を劣化
することになる。この事態が起きることがないように、
キャッシュメモリの構成や、リプレースメントアルゴリ
ズムなどを最適化する必要がある。しかし如何に最適化
しても、キャッシュメモリのデータが揮発してしまい、
キャッシュメモリに全くデータが格納されていない時に
は、全てのリードアクセスはミスヒットとなり、性能を
著しく劣化することになる。キャッシュメモリがある程
度のデータを主記憶から取り出して来るまでは、リード
アクセス速度は遅くなる。しかし、電源供給停止によっ
て、キャッシュメモリのデータが揮発してしまっても、
アドレス登録手段の比較的少ないデータさえ保持されて
いれば、キャッシュメモリ内のデータを、電源供給遮断
前の状態に復帰させることが可能である。つまりアドレ
ス登録手段に登録されているアドレスのデータを、主記
憶からキャッシュメモリに展開すればよい。アドレス登
録手段のデータ保持の方法としては、一つは、アドレス
登録手段のメモリを電池バックアップでデータを保持す
る。または、アドレス登録手段をランダムにリードライ
トが可能な不揮発性のメモリを使用する。そして他の方
法として、電源供給遮断時に、不揮発性メモリである主
記憶メモリの一部、あるいは同等のメモリに、アドレス
登録手段のデータを退避し、電源供給再開時に再びアド
レス登録手段に書き戻すという手段がある。

【００２６】

【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の第１の実施例の構成図である。
図１において、１は、プログラムの実行や、データの処
理を行うＣＰＵ（中央処理装置）、２は、ＣＰＵ１が処
理実行するためのプログラム、データ等を格納する大容
量の不揮発性メモリであるフラッシュメモリ、３は、フ
ラッシュメモリ２に格納されていて転送されてきたデー
タやＣＰＵ１からの書き込みデータ等を、一時的に記憶
する揮発性メモリであるキャッシュメモリである。この
キャッシュメモリは、例えば、ＤＲＡＭ（ダイナミック
ラム）、ＳＲＡＭ（スタティックラム）等によって実現
可能である。４は、キャッシュメモリ３が格納している
データに割り付けられているＣＰＵアドレス（ＣＰＵが
データのアクセスのために出力するアドレスをいう）
と、それに付随した情報を記録するアドレスアレイ、５
は、ＣＰＵ１がアクセスを要求したデータに対応するア
ドレスと、アドレスアレイ４に記録されているアドレス
を比較するアドレス比較回路、６は、ＣＰＵ１のアクセ
ス要求に、可能な限り高速に、正確なデータをアクセス
できるよう統一管理制御するコントローラ、７はＣＰＵ
１のメモリバスである。アドレスアレイ４、アドレス比
較回路５、コントローラ６は、例えば、各種ＣＭＯＳ、
トランジスタ、抵抗、ＲＯＭ（所定の処理を行うプログ
ラムが格納される）、ＲＡＭ、ＣＰＵ等の電子デバイス
にて実現可能である。なお、ＣＰＵがアクセスするアド
レスが存在するアドレス空間は、例えば、フラッシュメ
モリ２に対して割り当てられているとして説明を行う。
６０は、データをアクセスするためのコマンド等の各種
コマンドや、アドレス等を少なくとも入力する機能を有
する入力手段である。例えば、マウス、キーボード等に
よって実現される。６１は、後述するメッセージや、必
要な情報を出力する機能を有する手段であり、例えば、
プリンター等の印刷手段や、ＣＲＴ、ＥＬディスプレ
イ、液晶ディスプレイ等の表示手段によって実現でき
る。

【００２７】次に、本構成における動作について説明す
る。ＣＰＵと記憶装置を備える、一般的な情報処理装置
では、主記憶装置として、ＤＲＡＭ等の揮発性メモリを
使用して構成するのが一般的であるが、これは、アクセ
ス速度を考慮してのことである。これに対して、例え
ば、携帯型パソコン等でニーズの高い、いわゆるリジュ
ーム機能、クイックスタート機能等の実現には、不揮発
性メモリを使用することが必要であるが、バッテリでバ
ックアップを行うＳＲＡＭでは、容量的にも、信頼性上
も問題点が多く、また、電気的書換え可能なＲＯＭで
は、書換え時間が非常に遅いため、これを使用すること
は難しい。そこで、本実施例では、揮発性メモリをデー
タ等の一時的な記憶を行うキャッシュメモリとして採用
し、ＣＰＵ１が備えるメモリバス７に、直接接続して、
実質的な主記憶装置として、フラッシュメモリを使用し
た構成とする。つまり、主記憶装置であるフラッシュメ
モリ２は、ＣＰＵ１から直接アクセスされることはな
く、したがって、主記憶装置のアクセスの遅さが、ＣＰ
Ｕ１の動作に殆ど影響を及ぼさないようにするものであ
る。

【００２８】図１を参照して説明を続ける。ＣＰＵ１
は、メモリバス７を介して、キャッシュメモリ３をアク
セスする。ただし、この時アクセスするアドレスは、ア
ドレス比較回路５に入力され、アドレスアレイ４に予め
登録されているアドレスと比較する。もし、登録されて
いるアドレスであれば（以下、これを「アドレスヒッ
ト」と称する）コントローラ６はキャッシュメモリ３内
における当該アドレスに相当する個所をアクセスする。
逆に、アドレスアレイ４に登録されていない（以下、こ
れを「アドレスミスヒット」と称する）アドレスであれ
ば、アドレスアレイ４に、当該アドレスを登録する。そ
の後、当該アドレスに対応するデータをキャッシュメモ
リに転送、格納し、当該アドレスに対応するフラッシュ
メモリ２内の領域のアクセスを行う。

【００２９】図２に、かかるコントローラ６の構成図を
示す。図２中、１１は、高速に連続アドレスを発生し
て、メモリを高速にアクセスするためのＤＭＡコントロ
ーラであり、数十〜数百バイトの連続データの転送時に
使用する。１２は、メモリ制御信号発生回路で、フラッ
シュメモリを始め、キャッシュメモリ、アドレスアレイ
等の動作を制御するための制御信号を生成する。例え
ば、ＣＰＵ、ＲＯＭ、ＲＡＭ、各種ゲート、ＲＯＭに内
蔵されるプログラムによって実現できる。なお、キャッ
シュメモリ等でＤＲＡＭを使用している場合は、ＤＲＡ
Ｍをリフレッシュするための、リフレッシュコントロー
ラも、前記メモリ制御信号発生回路が備える構成にすれ
ば良い。１３は、メモリ制御タイマであり、フラッシュ
メモリの内容の消去、書き込み等の時間を測定する手段
であり、ＣＰＵ、ＲＯＭ、ＲＡＭ、各種ＣＭＯＳ、ＲＯ
Ｍに内蔵されるプログラムによって実現できる。１４
は、揮発性のデータメモリであり、制御プログラム実行
のワークエリアとして、また、メモリバスからのデータ
を一時的に蓄積したり、アドレスアレイの情報や、シス
テム内で授受されるデータを一時的に保存する領域とし
て使用される。１５は、制御プログラムが格納されるＲ
ＯＭ、１６は、制御プログラムを実行し、本発明のかか
るシステム全体を統括して制御するプロセッサ、１７
は、システム内でやりとりされるアドレスや、システム
内でやりとりされるデータ等を伝送するためのバスであ
る。

【００３０】このコントローラ６の動作、すなわち前記
制御プログラムが行う処理を説明するためのフローチャ
ートを図３に示す。図３に示すように、まず、ＣＰＵ１
から、あるアドレスに対してのアクセス要求が出される
（ステップａ）。このアドレスはアドレス比較回路５に
入力され、アドレスアレイ４に登録されているアドレス
と比較処理される（ステップｂ）。アドレスヒットであ
れば、所望のデータがキャッシュメモリ３内に存在する
ことになる。そこで、このアドレスをアドレスアレイ４
に記憶されている情報にもとづいてキャッシュメモリ３
の該当するアドレスに変換処理し（ステップｃ）、この
変換処理されたアドレスに従って、キャッシュメモリ３
の該当領域をアクセスする（ステップｄ）。すなわち、
リードアクセスであれば、キャッシュメモリ３内のデー
タをメモリバス７を介してＣＰＵ１へ出力し、ライトア
クセスであれば、キャッシュメモリ３の該当する場所
を、メモリバス７を介してＣＰＵ１から入力されるデー
タに書換える。一方、アドレスミスヒットであれば、キ
ャッシュメモリ３内に、新規に、データを格納するため
のデータ領域を作り出す（ステップｅ）。なお、ステッ
プｅにおける処理の詳細については、本フローチャート
の説明の後で述べることにする。

【００３１】さて、新規のデータ格納領域が作られたな
らば、当該領域に対して、アクセスを行う。もしリード
アクセスであれば、フラッシュメモリ２から該当するア
ドレスに格納されているデータを読み出して、キャッシ
ュメモリ３に転送、格納し（ステップｆ）、さらに、メ
モリバス７に当該データを出力する（ステップｇ）。も
し、ライトアクセスであれば、ＣＰＵ１からのデータを
キャッシュメモリ３の新規のデータ格納領域に書き込む
（ステップｈ）。そして、最後に、アドレスアレイを新
規書き込みに合致するように更新する。すなわち、ミス
ヒットであるアドレスをアドレスアレイに登録する（ス
テップｉ）。以上が、コントローラ６の動作の概略であ
る。さて、前述した、ステップｅの処理について説明す
る。なお、コントローラ６は、揮発性記憶手段に格納さ
れるデータ量を監視し、該データ量が予め定めた値をこ
えないように、予め定めた容量以上のデータ未格納領域
を設ける処理を行うように構成しておくのが好ましい。

【００３２】仮に、この情報処理装置が動作開始後、そ
れほど処理を行っていない段階であれば、キャッシュメ
モリ３内には、データの未使用領域が多数存在している
ので、特別の処理をしなくとも、この未使用領域内に、
新規格納領域を割り当てればよい。しかしながら、未使
用領域が存在しなくなれば、既に格納しているデータを
消去してでもデータ格納領域を作り出さなければならな
い。そのために、アドレスアレイ４に登録されている各
アドレスに対応して、ＣＰＵがどのような順序でアクセ
スしたかを示す情報である「アクセス履歴」を記憶して
おく。キャッシュメモリ３に格納されているデータのう
ち、現時点以降、最もアクセスされないと予想されるも
のを探し出す。これが、キャッシュメモリ３内にアクセ
ス対象となるデータが存在する割合（以下「ヒット率」
と称する）と、アクセス速度の高速化等の性能を向上さ
せる。

【００３３】そのためには、各アドレスが最後にアクセ
スされた相対的な古さを示す情報が記録されていればよ
い。つまり、この記録内容にもとづいて、前回のアクセ
スが行われたのが、最も古い（時間軸上で最も過去方向
に存在する）アドレスを探し出すことができ、キャッシ
ュメモリ３内からデータを消去しても、最も問題のない
ものと思われるものを選定できる。このアクセス履歴に
関する情報は、アドレスアレイ４に格納すると、処理速
度の向上等の点から効率的である。ただし、アクセス履
歴は、キャッシュメモリ容量が大きくなると、相対的な
古さを記録するためには、非常に複雑、かつ、大容量に
なるため、工夫が必要である。

【００３４】その工夫として、ヒット率が大きく減少し
てしまうが、アクセスの来歴記録を簡略化することが可
能である。例えば、消去するデータをランダムに選択す
る方法が考えられる。あるいは、キャッシュメモリ３の
先頭から順にデータを書き込むことにしておき、データ
の消去も、先頭から順番に行えば、古く書き込まれた順
にしたがってデータを消去する、いわゆるＦＩＦＯ制御
が簡単に実現可能である。または、一般的なキャッシュ
メモリシステムで使用されているセットアソシエティブ
方式を採用すれば、アドレス比較も簡単化する。

【００３５】そこで、このセットアソシエティブ方式に
ついて図４を参照して説明する。今、ｎ個の連続したア
ドレスで構成される領域を、一つのブロックとして考
え、キャッシュメモリは、数ブロックのデータで構成さ
れているものとする。図４は、この方式における構成例
を示している。２１は、アドレスアレイ、２２は、キャ
ッシュメモリ３に格納されているデータに１対１で対応
する、１つのアドレスを格納するアドレスアレイ２１内
のアドレス格納領域、２３は、アドレス格納領域２２を
複数個有して構成されるブロックである。図４に示す実
施例では、ブロック２３が４つずつ存在する。これが、
４ウェイセットアソシエティブ方式の構成である。２４
は、ＣＰＵがメモリデータをアクセスするために出力し
たＣＰＵアドレス、２５、２６は、それぞれ、ＣＰＵア
ドレス２４を、セットアソシエティブ方式に適用するた
めに分割したもので、２５を「ブロックアドレス」と称
し、２６を「セットアドレス」と称する。

【００３６】セットアドレス２６は、ＣＰＵアドレス２
４のうち下位側のアドレスであり、そのビット数は、ブ
ロック２３を構成するアドレス格納領域２２の個数で決
まる。例えば、ブロック２３が２５６個のアドレス格納
領域２２を有して構成されておれば、セットアドレス
は、８ビットとなる。一方、ブロックアドレス２５は、
ＣＰＵアドレス２４の上位側のアドレスであり、そのビ
ット数はＣＰＵアドレス２４のビット数から、セットア
ドレス２６のビット数を引いた数となる。ただし、ＣＰ
Ｕアドレス２４によりアクセスするメモリデータのバイ
ト数は、キャッシュメモリとフラッシュメモリ間のデー
タ転送時のバイト数により決まる。例えば、これが１６
バイトであるとすれば、ＣＰＵアドレスの最下位３ビッ
トについては、アドレス比較する必要はない。そのた
め、セットアドレスはＣＰＵが実際に出力するアドレス
のうち、これに相当するビットを除くことができる。２
７は、セットアドレス２６により選択されてアクセスさ
れた、キャッシュメモリに登録されているブロックアド
レスを示す。個々でアドレスアレイ２１により出力され
たアドレス値に対応するデータは、キャッシュメモリに
格納されていることになる。４ウェイセットアソシエテ
ィブ方式では、一つのセットアドレスに対して４つのブ
ロックアドレスが存在する。２８は、ＣＰＵアドレスの
ブロックアドレス２５と、アドレスバッファ２１より出
力されたブロックアドレス２７が一致するか否かを検出
するアドレス比較回路であり、４ウェイセットアソシエ
ティブ方式であることから、４つの比較回路２８を設け
ている。この比較回路は、例えば、各種ゲート等にて実
現できる。

【００３７】次に、具体的に数値を設定して説明する。
主メモリ容量を１６ＭＢとし、ＣＰＵアドレスが２４ビ
ットとする。また、フラッシュメモリとキャッシュメモ
リの制御方式として、前述の４ウェイセットアソシエテ
ィブ方式を採用し、１ブロック内の単位データ（１６バ
イト単位）格納領域数を２５６とする。

【００３８】従ってキャッシュメモリ容量は１６バイト×２５６×４ウェイ＝１６ＫＢと算出できる。まず、ＣＰＵが主メモリデータをアクセ
スするために、２４ビットのＣＰＵアドレスを出力す
る。アドレスヒット、ミスヒットの判定では、ＣＰＵア
ドレスの下位４ビットは必要ないので、上位側２０ビッ
トによりその判定を行う。このうち、セットアドレス２
６は２５６の格納領域が存在するため、８ビットである
ことになる。つまり、２０ビットのアドレスのうち下位
から８ビットを使用して、アドレスアレイ２１をアクセ
スすることになる。

【００３９】この時、ブロック数が４つ存在するため、
４か所をアクセスして、４つのブロックアドレス２７を
得る。尚、ブロックアドレスは、２０ビットから８ビッ
トを引いた１２ビットのデータである。このデータとＣ
ＰＵアドレス２４のブロックアドレス２５を、比較回路
２８を使用して一致するか否かの検出を行う。４つの比
較回路が、全て不一致状態を検出すれば、アドレスミス
ヒットであり、キャッシュメモリ内に所望のデータは存
在しないため、フラッシュメモリをアクセスすることに
なる。もし、一つでも一致状態にあることを検出すれ
ば、アドレスヒットであり、キャッシュメモリ内の該当
する個所をアクセスする。以上により、４ウェイセット
アソシエティブ方式の動作が完了する。なお、回路を簡
略化するために、ブロック数を減らせばヒット率が減少
することになるし、ブロック数を増加すればヒット率は
増加するが、比較回路やアドレスアレイが複雑化するこ
とになる。ブロック分けをせずに、全データアドレスア
レイの内容と、ＣＰＵアドレスを比較するための比較回
路を設けた構成にすることも、もちろん可能ではある。
しかしながら、プログラム実行においてはアクセスする
アドレスは局所性をもつため、ある程度ブロック分けし
た方式を採用した方が、ハードウェア構成上効率的であ
る。あるいは、アドレス比較回路の行う機能を、ソフト
ウェアで実現することも容易であるが、その際には、ア
ドレス比較器の数が、ソフトウェアにおけるアドレス比
較処理の回数になるため、処理速度の著しい低下などを
招く可能性がある。

【００４０】次に、４ウェイセットアソシエティブ方式
を採用した場合のアクセス履歴の記録方法について説明
する。４ウェイセットアソシエティブ方式においては、
下位アドレスが連続している一連のデータを４通り格納
することになる。したがって、同一の下位アドレスのデ
ータが最高４つ存在することになり、その４つに対し
て、アクセス履歴が比較できれば、必要かつ十分であ
る。そこでアクセスが行われるたびに、アクセスされた
グループのアクセス履歴に、関する情報を更新し、アク
セスが行われたデータの履歴情報を「最新」として、そ
れ以外のデータの新しさを１段階ずつ下げていく。

【００４１】例えばＡ、Ｂ、Ｃ、Ｄの４つのデータのア
クセス履歴が「３」、「４」、「１」、「２」の新しさ
の順序（数が小さいほど、新しさの度合いが高いことを
意味する）を有していたとする。次にＡがアクセスされ
た場合、アクセス履歴は「１」、「４」、「２」、
「３」となる。つまり、Ｂはもともと最も古いデータで
あるため、アクセス履歴はそのままであり、Ｃ、Ｄのア
クセス履歴が、それぞれ繰り下がることになる。そし
て、新規にデータの格納領域を作り出す場合には、アク
セス履歴が４番目になっているデータが、最もアクセス
が起きていないデータと判断されるため、フラッシュメ
モリに書き戻せば（ライトバック）よい。もし、このよ
うなセットアソシエティブ方式を使用せずに、全てのデ
ータの相対的なアクセス履歴を記録していたら、膨大な
処理が必要になる。したがって、セットアソシエティブ
のセット数も、システム規模と処理効率のトレードオフ
を考慮して決定するのが好ましい。なお、以上の処理に
必要な情報を、アドレスアレイに全て格納しておけば良
い。

【００４２】ところで、これまで説明した動作では、Ｃ
ＰＵ１からあるアドレスへの書き込み要求が発生し、そ
れがアドレスミスヒットであった場合に、実用上若干の
問題がある。というのは、キャッシュメモリ内の、ある
アドレスデータをフラッシュメモリにライトバックし
て、新規にデータの格納領域を作ることになるが、フラ
ッシュメモリのデータ書換えには、非常に時間がかかる
ため、処理速度の低下などのシステム性能の大きな低下
を招いてしまう。そこで、コントローラ６の制御を、図
５に示すようにする方が、システム性能の低下を防ぐこ
とができ、実用的である。図５は、図３と殆ど同じ処理
を示すため詳細な説明は省くが、ステップｅにおける新
規格納領域の作成タイミングが、図３に示す処理フロー
とは異なる。ＣＰＵ１からのデータ転送が終了した時点
で、新規格納領域の作成動作に入る。つまり、常に新規
格納領域を用意しておいて、ＣＰＵ１からの書き込み要
求がアドレスミスヒットであった場合には、その新規格
納領域に書き込む。これにより、フラッシュメモリの書
換え時間が、ＣＰＵ１の動作に影響を与えないようにす
る。ただし、この方法では、キャッシュメモリ３にデー
タの存在しない領域を常に用意しておく分、キャッシュ
メモリの格納データ容量が少なくなるため、ヒット率は
減少することになることを考慮しなくてはならない。も
ちろん、フラッシュメモリの書換え時間によるシステム
性能の低下を抑えることができる効果は大きい。

【００４３】また、この時、キャッシュメモリ３が、図
４に示すような４ウェイセットアソシエティブ方式を採
用しているとすると、データが格納されるのは、３セッ
ト分だけである。残りの１セットは、ＣＰＵからの要求
によって発生したミスヒットのライトアクセス後以外
は、常に空き状態にしておくことになる。したがって、
アクセス履歴情報の保持、更新は、３番目まで行えばよ
いことになる。

【００４４】また、他に、フラッシュメモリにおいて一
括消去の単位容量は、一回のアクセスデータと比べる
と、非常に大きいという問題がある。つまり、ＣＰＵの
一回のアクセスデータは、数バイト程度であるのに対
し、フラッシュメモリの消去の単位は、数百バイト以上
である。したがって、リードアクセスのために、数バイ
トのデータをフラッシュメモリからキャッシュメモリに
転送した後、そのデータの書換えが発生し、データをキ
ャッシュメモリ上で書換えると、対応するフラッシュメ
モリ内の領域のデータを、いずれ書換える。このとき、
フラッシュメモリ上では、数バイトだけの書換えはでき
ないため、消去領域全てを別に設けた揮発性メモリに読
み出し格納して、それに対して、該当個所の書換えを行
い、再度、フラッシュメモリ内のデータの消去を行った
領域にデータを書き込む、すなわち、フラッシュメモリ
にデータを書き戻すという処理が必要になる。

【００４５】また、このとき、同一の消去領域内のデー
タがキャッシュメモリ内に別に存在するのであれば、同
時に前記書き戻しを行うのが効率的である。したがっ
て、フラッシュメモリへのライトバック時には、処理が
複雑になり、処理時間もかかってしまう。そこで、フラ
ッシュメモリ内のデータを、キャッシュメモリに転送す
る際には、単位消去領域をまとめて転送することにし、
この領域ごとにアクセス履歴を記録して、フラッシュメ
モリへのライトバックもこの領域ごとに行うことにすれ
ば、フラッシュメモリ上における同一領域に存在する、
キャッシュメモリ上のデータを、退避して書き込むとい
う処理や、探すという処理は不必要となる。つまり、ラ
イトアクセスが発生したら、そのデータを含む単位消去
領域全てのデータをキャッシュメモリに展開するように
すればよい。

【００４６】しかしながら、読み出し時には、数バイト
のデータの読み出しのために、数百バイト以上を読み出
さなければならないとすれば、非効率的である。そこ
で、リードアクセスのために、所望のデータがキャッシ
ュメモリに転送されるときには、必要なバイト数だけキ
ャッシュメモリに転送し、ライトアクセスのための転送
時は、単位消去領域全てを転送することにすれば、リー
ド動作もライト動作も効率的に行える。また、アドレス
アレイに格納する情報として、キャッシュメモリ内のそ
のデータが書換えられたか否かを示すフラグを設定する
構成にすることも、処理速度の向上等の大きな効果が期
待できる。

【００４７】次に、フラッシュメモリの応用例として、
シリアルバッファ内蔵型の実施例について述べる。本発
明において、フラッシュメモリの価格は、システムの価
格を決定する重要な要素となる。不揮発性メモリで構成
される主記憶は、大容量であることが要求されるため、
主記憶を構成するフラッシュメモリは、安価である必要
がある。メモリの価格を決定する大きな要因として、メ
モリ機能を実現する単位であるセルの大きさを表す「セ
ル面積」がある。すなわち、ひとつの記憶セルが占める
面積により、一定面積が有する記憶容量が定まるため、
メモリチップとしての価格に大きく関係する。

【００４８】フラッシュメモリにおいては、１セルの面
積を可能な限り小さくするためには、ランダムアクセス
を犠牲にする必要がある。つまり、ある容量を有してい
る、チップ上の一ラインのデータを、一括してアクセス
し、これをシーケンシャルにアクセス可能なシリアルバ
ッファに転送し、当該シリアルバッファから、外部にシ
リアルアクセスして、データを出力する。したがって、
ある一つのデータをアクセスするためには、同一ライン
上のデータを一括してアクセスするためアクセス時間が
かかり、結果的にランダムアクセス性能を落すことにな
る。しかし、この場合、連続したデータの要求に対して
は一番目のアクセスは遅いものの、以降は高速にシリア
ルアクセスが可能である。通常、プログラム実行時は、
アクセスの局所性から、高速なシリアルアクセスは非常
に有効である。そこで、これを本発明に適用した実施例
について説明する。

【００４９】図６は、本実施例で用いるフラッシュメモ
リの構成例である。３１は、フラッシュメモリチップ、
３２は、フラッシュメモリアレイ部、３３は、シリアル
バッファ部、３４は、アクセスするアドレス、３５は、
シリアルクロック、３６は、フラッシュメモリアレイ部
３２とシリアルバッファ３３との間で転送されるライン
データ、３７は、メモリチップから入出力されるデータ
である。ただし、ここでのアドレスとはラインアドレス
であり、１ライン分全てのデータを転送するためのアド
レスである。

【００５０】次に、本実施例における動作を説明する。
まず、リードアクセスであれば、フラッシュメモリチッ
プ３１にアクセスするためラインアドレス３４を入力す
ると、フラッシュメモリアレイ３２上の該当するライン
に存在するデータ３６を、一括してシリアルバッファ３
３に転送する。転送されたデータは、その後シリアルク
ロック３５を入力することによって、シリアルバッファ
３３から順番に取り出される。ライトアクセスの場合に
は、まず、シリアルクロック３５の入力タイミングに合
わせて、データを順にシリアルバッファ３３に入力せし
め、データ入力が終了した後、フラッシュメモリアレイ
３２上の、ラインアドレス３４で設定したラインに、デ
ータの転送を行う。以上が、本フラッシュメモリの動作
の概要である。

【００５１】本フラッシュメモリを使用した実施例を、
図７、図８および図９を参照して説明する。図７は、ハ
ードウェア構成を示し、図１とほぼ同様の構成である。
図１と同一の符号が付加されている構成要素は、同一の
機能を有する手段である。ただし、コントローラ６の構
成は、後述するが、若干異なっている。図１のフラッシ
ュメモリ２の部分は、図６にて説明したフラッシュメモ
リチップ３１を使用している。図８は、本実施例におけ
るコントローラ６の構成例を示したものであり、３８
は、シリアルバッファ３３用クロック発生回路で、他の
構成要素は図２にて説明した構成要素と同一である。図
９は、コントローラ６の動作を示すフローチャートであ
り、ＣＰＵ１のアドレスと、フラッシュメモリ３１のア
ドレスの扱いの違いが問題となる。

【００５２】さて、図６、図７、図９を参照して動作を
説明する。まず、ＣＰＵ１からのアクセス要求があり
（ステップａ）、アドレスヒットであればキャッシュメ
モリ３をアクセスし（ステップｂ）、アドレスミスヒッ
トであれば、キャッシュメモリ３内に新たにデータを格
納するための新規格納領域を作り出す（ステップｃ）。
そして、フラッシュメモリ３１をアクセスするためのア
ドレスを含むラインのアドレス３４を与えて、シリアル
バッファ３３に、そのラインデータを転送して、シリア
ルクロック３５を入力して、データを引き出す（ステッ
プｄ）。この引き出されたデータを、キャッシュメモリ
３の新規格納領域に格納して（ステップｅ）、さらに、
リードアクセスの場合には、この新規格納領域の中から
ＣＰＵ１のメモリバス７上に、所望のデータを出力する
（ステップｆ）。一方、ライトアクセスの場合には、新
規格納領域内のアクセスするアドレスに該当する個所に
データの書き込みを行なう（ステップｇ）。

【００５３】最後に、アドレスアレイの内容を更新して
処理を終了する（ステップｈ）。ここで、ミスヒット時
の処理性能向上のためには、先の実施例である図５の動
作と同様、新規格納領域を作る処理をＣＰＵ１のアクセ
ス終了後に行い、新規格納領域を、実際に書き込み要求
がある以前に作成しておくとよい。なお、本実施例にお
いては、アドレスアレイやアクセス履歴の記録は、全て
ライン単位に設定するものとする。また、このラインア
クセスのフラッシュメモリに対して、セットアソシエテ
ィブ方式を適用すると、効率的にハード構成の簡略化が
図れる。次の実施例は、シリアルバッファを内蔵した構
造であるとともに、シリアルアクセス開始アドレスが設
定可能なフラッシュメモリチップを使用したものであ
る。詳しくは、まず、所望のラインをアクセスするため
に、ラインのアドレスを入力する。それとともに、その
ラインデータがシリアルバッファに転送された後、シリ
アルクロック入力により出力される最初のデータを、ラ
イン内の何個目のデータとするかを、アドレス入力によ
り設定可能とするものである。

【００５４】例えば、１データの長さが１バイト、１ラ
インが５１２バイトとして、５１２個のデータのうちの
１２８番目のデータが必要であれば、ライン自体のアド
レスおよびライン内の１２８番目というアドレスを指定
する。これにより、シリアルクロック入力後の最初の出
力データは、１２８番目のデータとなり、所望のデータ
が瞬時にアクセス可能となる。かかるアクセスが可能で
あると、ラインの途中に存在するデータを取り出すと
き、ライン上の何番目に存在するかに相当する個数のシ
リアルクロックの入力が不要となり、ラインアクセス構
造でありながら、ランダムアクセスを比較的高速に行う
ことが可能となる。このようなメモリを使用したときの
実施例を、図１０、図１１を参照して説明する。

【００５５】図１０は、リードアクセス時のデータの扱
いを、図７、図８における実施例と対比して示したもの
で、図中、３は、キャッシュメモリ、３３は、図６の構
成のフラッシュメモリ３１のシリアルバッファ３３の部
分であり、シリアルクロック３５の入力によってデータ
の入出力が可能である。そして、特に、図１０（２）に
示すシリアルバッファ３３については、シリアルバッフ
ァ３３内の先頭アドレスの設定が可能なものとする。４
１は、キャッシュメモリ内部の転送先領域であり、シリ
アルバッファ３３と等しい容量を有している。４２は、
シリアルバッファ３３の中で先頭に指定されたアドレス
から１ないし数バイト離れた領域を示しており、その容
量は、キャッシュメモリ３のデータ格納単位と等しいも
のとする。この容量は、ＣＰＵ性能、キャッシュメモリ
容量などにもとづいて決定される。４３は、シリアルバ
ッファ３３上の転送データ４２の転送先であり、キャッ
シュメモリ３の領域を、格納単位で区切って作成した複
数の領域のうちの一つである。

【００５６】図１０（１）においては、フラッシュメモ
リアレイからシリアルバッファ３３に転送されたデータ
を、１ライン分そのままキャッシュメモリ３に転送して
格納する。つまり、図９で示したフローチャートに従っ
てデータを扱っている。このデータ量は、フラッシュメ
モリの構成、具体的には、シリアルバッファの容量に依
存する。フラッシュメモリは、格納されているデータ
を、ある容量単位で一括消去する構造にしたために、メ
モリ構造の高集積化が可能となっているが、シリアルバ
ッファの大きさは、一括消去の単位容量に依存している
ため、ある程度の大きさになることは、フラッシュメモ
リの特性のため避けることはできない。

【００５７】現在、この一括消去の容量を、ＨＤＤ（Ｈ
ard Ｄisk Ｄrive）におけるセクタの容量にあわせ、５
１２バイトとするものが開発されている。このようなメ
モリを採用したとすれば、図１０の（１）では、データ
転送単位が５１２バイトとなる。一方、図１０（２）で
は、この容量をさらに細かく区分してデータの転送を行
う。したがって、例えば数バイトの小さい単位でのデー
タの転送も可能であるため、転送時間を向上できる。ま
た、キャッシュメモリ３には、小さい単位で多くの個所
に分割して格納個所を構成しているため、長いシーケン
シャルアクセスがあまり発生しないプログラムの実行時
には、ヒット率を高くすることが期待できる。もちろ
ん、シーケンシャルなアクセスに対しては、単に、連続
アドレスで格納すればよいので、どちらでも対処可能で
ある。

【００５８】この図１０（２）に示す動作を説明するた
めのフローチャートを、図１１に示す。まずＣＰＵ１か
らアクセス要求が出される（ステップａ）。次に、アド
レス値をアドレスアレイ４で比較して、アドレスヒッ
ト、ミスヒットを判断する（ステップｂ）。アドレスヒ
ットの場合には、キャッシュメモリ３をそのままアクセ
スする。ミスヒットの場合には、アクセスするアドレス
を含む１ラインを、フラッシュメモリアレイ３２からシ
リアルバッファ３３に転送する（ステップｃ）。そし
て、リードアクセスの場合には、アクセスデータのライ
ン内における先頭アドレスを設定する（ステップｄ）。
そして、シリアルバッファ３３にシリアルクロック３５
を入力して所望のデータを取り出す（ステップｅ）。次
に、このデータをキャッシュメモリ３に用意されている
新規格納領域に格納する（ステップｆ）。ＣＰＵ１は、
キャッシュメモリ３をアクセスし、アクセスされたデー
タは、メモリバス７上に出力される（ステップｇ）。

【００５９】ライトアクセスの場合には、ステップｃで
シリアルバッファ３３に転送したデータを、全てキャッ
シュメモリ３に転送し（ステップｈ）、キャッシュメモ
リ３上に転送したデータに対して、アクセス個所をＣＰ
Ｕ１からのライトデータに書換える（ステップｉ）。そ
して、次のミスヒットアクセスに備え、キャッシュメモ
リ３内に新規格納領域を作り出す（ステップｊ）。最後
に、アドレスアレイ４に格納されている情報を、その時
の状態に合致するよう更新する（ステップｋ）。ステッ
プｊにおける、新規格納領域を作る処理は、キャッシュ
メモリ３の単位格納領域がリードアクセスされた場合に
は、データをライトバックする必要はないため、単にデ
ータを前記単位格納領域に上書きすればよい。ライトア
クセスの場合には、ライン単位で処理を行うため、候補
のラインを決定し、そのラインに存在するデータをシリ
アルバッファ３３に格納して、フラッシュメモリアレイ
３２に転送するという処理が必要である。

【００６０】なお、ＤＲＡＭとＳＲＡＭの組合せによ
る、情報処理装置で搭載されているキャッシュシステム
においては、数バイトから数１０バイトを１ブロック容
量として、キャッシュ効率を上げている。同様に、本実
施例においてもＣＰＵのワード単位ではなく、１６バイ
トや６４バイト等の単位で、キャッシュメモリとフラッ
シュメモリとのデータ転送を行うことにより、制御の簡
単化、ヒット率の向上に効果的となる場合がある。大容
量不揮発性の主記憶を用いたシステムで、ＣＰＵが何ら
かの原因で暴走した場合の対処について説明する。かか
る事態に対処するために、例えば、フラッシュメモリの
消去単位ごとに、書き込み禁止フラグを格納する格納レ
ジスタを設け、通常書き変わらないデータに対しては、
書き込み禁止フラグを立てる。書き込み禁止領域の書換
えにおいては、先述の書き込み禁止フラグを下げ、ＣＰ
Ｕに割込みが発生しないようにしてから、データの書換
えを行うのが正規の方法とする。フラグが立ったままで
この領域への書き込みが発生した場合には、ＣＰＵに対
する割込みを発生し、ユーザに対し確認を得るようにす
る。確認方法として、例えば出力手段６１のＣＲＴ等の
ディスプレイに、ＣＰＵがメッセージを表示する処理を
行うようにしておけばよい。

【００６１】つまり、ユーザはこのときに、例えば、表
示メッセージによって、暴走状態にあることを認識で
き、キャッシュメモリ内のデータのうち、退避すべきも
のを選択して、退避することができ、また、ＣＰＵが備
えるプログラムカウンタのリセットを実行できる。ま
た、キャッシュメモリにおいても、アドレスアレイ内に
同様のフラグレジスタを設けておけば、キャッシュメモ
リ内のデータに対する安全性が向上する。以上の処理を
実現する装置の構成図を図１２に示した。図中、１は、
ＣＰＵ、３は、アドレスアレイ、６は、コントローラ、
６０は、入力手段、６１は、出力手段、５１は、フラッ
シュメモリの消去単位ごとに設けてある冗長領域、５２
は、冗長領域５１に設定した書き込み禁止フラグ、５３
は、アドレスアレイ内に設けた書き込み禁止フラグ、５
４は、ＣＰＵへの割込み要求信号であり、マスク不可能
な割込み信号が望ましい。

【００６２】入力手段６０は、少なくともデータをアク
セスするためのコマンド等の各種コマンド、後述するメ
ッセージに対処するための指示等を入力する機能を有す
る入力手段である。例えば、マウス、キーボード等によ
って実現される。出力手段６１は、後述するメッセージ
や、その他の必要な情報を出力する機能を有する手段で
あり、例えば、ＣＲＴ、ＥＬディスプレイ、液晶ディス
プレイ等の表示手段により実現できる。

【００６３】コントローラ６は、フラッシュメモリ３１
やキャッシュメモリ３への書き込み要求が発生すると、
その個所の書き込み禁止フラグ５２、５３を参照し、こ
のフラグが立っている場合には、割込み要求信号５４を
発生する。ＣＰＵ１は、これを受けると無条件に、ユー
ザにこの状況に対する処理を求めるシーケンスを実行す
る。ユーザに求める処理の内容としては、以下の内容が
考えられる。（１）書き込みを行うか、（２）暴走状態
と判断するか、（３）キャッシュメモリから主記憶へ退
避するデータの指定、（４）プログラムカウンタをクリ
アするか、（５）キャッシュメモリ内をクリアするか、
などである。ユーザに対する問い合わせは、例えば、Ｃ
ＲＴ等の表示装置に、その旨をメッセージ表示する構成
にすれば良い。また、ユーザは、問い合わせに対応する
ために、マウス、キーボード等の入力装置を介して、必
要な指示を与えるような構成にすればよい。また、ＣＰ
Ｕ１は、予め格納されたプログラムに従って、指示に対
応した処理を行うように構成しておけばよい。以上の処
理により、暴走による重要データの喪失を、ある程度回
避できるようになる。

【００６４】以上の全ての実施例においては、キャッシ
ュメモリ３は、バスを介してＣＰＵ１に直接接続されて
いる。しかし、情報機器によっては、ＣＰＵ１とキャッ
シュメモリ３の間に、メモリバスコントローラや、ＳＲ
ＡＭによるキャッシュシステム等の装置が挿入されるも
のもある。ここでは、ＣＰＵ１がそれらを含めた構成の
ものであるとする。キャッシュメモリ３が、情報処理シ
ステムに備わるメモリバスに、直接接続されることが重
要な点である。また、作業中断による電源遮断の際に
は、キャッシュメモリからフラッシュメモリにデータを
退避する必要がある。キャッシュメモリ内のデータのう
ち、リードアクセスだけであったために書き変わってい
ないデータに関しては、データ退避の必要はない。しか
し、ライトアクセスにより書き変えられたデータは、キ
ャッシュメモリ上には存在するが、フラッシュメモリ上
には存在しないため、退避を行わないと、最新のデータ
が失われることになる。

【００６５】また、いわゆるリジューム機能を実現する
ためには、退避の際に、ＣＰＵが備える各レジスタが格
納する情報や、表示装置、入出力装置等が備えるデータ
格納部内に存在する内部データも記憶しておく必要があ
る。すなわち、リスタートに必要な、データを全て退避
しておかなければ、リジューム機能を実現できない。こ
のため、電源遮断を機械的なスイッチにより行うのでは
なく、電源遮断情報を論理的に処理するシーケンスを実
行する手段が必要である。このような手段は、ＣＰＵ、
ＲＯＭ、ＲＡＭ、各種ＣＭＯＳ等を有して実現可能であ
る。この場合、必要な処理を、ＣＰＵが行うためのプロ
グラムをＲＯＭに内蔵しておけばよい。また、キャッシ
ュメモリ内に格納されたデータが喪失されないようにす
るために、定期的に、キャッシュメモリのデータをフラ
ッシュメモリにライトバックする処理を行う構成にして
おくことが効果的である。また、キャッシュメモリとし
て、バックアップ電源付きのＳＲＡＭや強誘電体メモリ
（ＦＲＡＭ：Ferroelectric ＲＡＭ）を使用すると、
高速ランダムアクセス可能でありながら、データを喪失
することがなくなる。

【００６６】以上のように、本発明によれば、データの
書換え速度が遅いフラッシュメモリを主記憶としたシス
テムを構築でき、バッテリーによるバックアップがなく
とも、リジューム機能やクイックスタート機能が容易に
実現できる。また、ＤＲＡＭより安価になり得るフラッ
シュメモリを主記憶とするため、大容量の主記憶を安価
に提供できる。さらに、不揮発性の記憶手段によって主
記憶を構成したことにより、磁気ディスク装置や、その
他の外部記憶装置が不要となり、システムの簡略化が図
れる。さらにまた、処理途中でのファイルアクセスが高
速に行え、システムの性能が向上する。加えて、本発明
においては、フラッシュメモリには、ランダムアクセス
性能を主眼にしたＮＯＲ型だけではなく、ラインアクセ
ス方式のＮＡＮＤ型、ＡＮＤ型等、各種のフラッシュメ
モリを採用することができることが大きな特徴である。

【００６７】図１３に次の実施例の概略図を示す。図１
３において、１０１はＣＰＵ、１０２はバス、３００は
コピーバック方式のキャッシュメモリシステム、１０４
はｍバイト（ｍは整数）を１ブロックとするフラッシュ
メモリで構成される記憶装置（主記憶）、１０５は制御
回路である。キャッシュメモリシステム３００内には、
アドレス情報を保持するアドレスアレイ３１０、データ
を保持するキャッシュメモリ３２０、およびアドレスア
レイ３１０のアドレスとＣＰＵ１０１からのアドレスを
比較するアドレス比較器３３０で構成される。データを
保持するキャッシュメモリ３２０はｎ本（ｎは整数）の
ｍバイト単位のレジスタ３２１で構成される。アドレス
を保持するアドレスアレイ３１０は、各々、アドレス情
報を保持する部分（アドレス部）ａと、保持されている
アドレス情報に該当する記憶装置１０４内のブロックが
消去済みが否かを示す情報を保持する部分（消去情報
部）ｂと、アドレスアレイ３１０内の該当するレジスタ
３２１が更新されたか否かの情報を保持する部分（更新
情報部）ｃとからなるｎ本のレジスタ３１１で構成され
る。更新情報部ｃは既存のフィールドであるが、消去情
報部ｂは、本発明で新たに設けたフィールドである。３
１２、３２２はアドレスアレイ３１０、キャッシュメモ
リ３２０の制御信号である。

【００６８】図１４は、図１３の制御回路１０５の処理
フローを示す図である。以下、図１４に示す処理フロー
について説明する。ＣＰＵ１０１から記憶装置１０４へ
リードアクセスが発生した場合（ＳＴＥＰ１）、比較器
３３０からのヒット判定信号３３１でキャッシュヒット
を判定すると（ＳＴＥＰ２）、キャッシュメモリ３２０
内のレジスタ３２１の該当箇所からバス１０２へデータ
を出力し（ＳＴＥＰ２１）、ＣＰＵ１０１はそのデータ
を読み込む。

【００６９】ＣＰＵ１０１からのリードアクセスでミス
ヒットを判定した場合で、更に、置き換えアルゴリズム
によって選択されたレジスタ３１１内の更新情報部ｃの
情報から、キャッシュメモリ３２０内のレジスタ３２１
の該当箇所が更新されていると判明した場合（ＳＴＥＰ
２２）は、ＳＴＥＰ２２６へ進む。ここでレジスタ３２
１から記憶装置１０４内の該当するブロックへデータを
書き込む。すなわちキャッシュメモリにおいて更新され
たデータを記憶装置１０４の該当ブロックへ書き戻す処
理を行う。続いて、ＣＰＵ１０１からアクセスされたデ
ータを含む記憶装置１０４内のブロックデータを、レジ
スタ３２１内の置き換え対象になった個所に書き込む。
そして、当該ＣＰＵアドレスをレジスタ３１１へ書き込
むとともに、レジスタ３１１の更新情報部ｃに未更新を
示す情報を書き込む（ＳＴＥＰ２２７）。そしてＣＰＵ
１０１からアクセスされたデータをレジスタ３２１から
バス１０２に出力する（ＳＴＥＰ２２８）。ＳＴＥＰ２
２８の処理が完了するとＳＴＥＰ１に戻り、ＣＰＵ１０
１からの次のアクセスを待つ。尚、ここで言うレジスタ
３２１が更新されている状態とは、記憶装置１０４内の
該当するブロックのデータとレジスタ３２１内に格納さ
れているデータが異なる、つまりレジスタ３２１だけが
書換えられている状態を示す。本明細書では以下同様で
ある。

【００７０】リードアクセスでミスヒットを判定し、更
に新たに選択されたレジスタ３１１内の更新情報ｃの情
報から、キャッシュメモリの置き換えアルゴリズムに従
って選んだ、キャッシュメモリ３２０内の書き戻すべき
レジスタ３２１が更新されていないことを認識すると
（ＳＴＥＰ２２）、レジスタ３２１のデータを記憶装置
１０４へ書き戻す処理（ＳＴＥＰ２２６）を省略する。
そして記憶装置１０４内の該当するブロックの全データ
をレジスタ３２１の選択された個所に書き込みととも
に、レジスタ３１１にアドレスを書き込む（ＳＴＥＰ２
２７）。また、ＳＴＥＰ２２７でレジスタ３１１の更新
情報部ｃに未更新を示す情報を書き込み。そしてＣＰＵ
１０１からアクセスされたデータをレジスタ３２１から
バス１０２に出力する（ＳＴＥＰ２２８）。ＳＴＥＰ２
２８の処理が完了するとＳＴＥＰ１に戻り、ＣＰＵ１０
１からの次のアクセスを待つ。ＣＰＵ１０１から記憶装
置１０４へライトアクセスが発生した場合（ＳＴＥＰ
１）、キャッシュメモリがヒットすると（ＳＴＥＰ
３）、レジスタ３２１の該当個所にＣＰＵ１０１からの
書き込みデータを書き込むとともに、レジスタ３１１を
更新する（ＳＴＥＰ３２４）。そして、ＳＴＥＰ３２４
の処理が完了すると、書き込み対象ブロックが消去済み
かどうかを判定して、消去済みでなければ該当ブロック
の事前消去処理を起動する（ＳＴＥＰ３３）。その後、
ＳＴＥＰ１に戻りＣＰＵ１０１からの次のアクセスを待
つ。

【００７１】ＳＴＥＰ３でキャッシュミスヒットを判定
し、置き換えアルゴリズムで選択されたレジスタ３１１
の更新情報部ｃの情報から、レジスタ３２１に保持され
ているデータが更新済みであることを認識すると（ＳＴ
ＥＰ３１）、レジスタ３２１内から選択した置き換えデ
ータを記憶装置１０４内の該当ブロックへ書き戻す（Ｓ
ＴＥＰ３２２）。このＳＴＥＰ３２２では、レジスタ３
１１内のブロック消去情報部ｂに未消去を示す情報を書
き込む。ＳＴＥＰ３２２の処理が完了すると、ＣＰＵ１
０１からのアクセス個所を含む記憶装置１０４内のブロ
ックデータを、置き換え対象になった個所に書き込み、
さらにレジスタ３１１に当該アドレスを書き込む（ＳＴ
ＥＰ３２３）。そしてレジスタ３２１の該当する個所
に、ＣＰＵ１０１からの書き込みデータを書き込む（Ｓ
ＴＥＰ３２４）。またＳＴＥＰ３２４において、レジス
タ３１１内のレジスタ更新情報部ｃに更新済みを示す情
報を書き込む。一方、ＳＴＥＰ３１でレジスタ３１１の
更新情報部ｃの情報からレジスタ３２１に保持されてい
るデータが更新されていないことを認識すると、データ
の書き戻し（ＳＴＥＰ３２２）は不要なので、これを省
略しＳＴＥＰ３２４に進む。以下、ＳＴＥＰ３２４の処
理が完了すると、書き込み対象ブロックが消去済みかど
うかを判定して、消去済みでなければ該当ブロックの事
前消去処理を起動する（ＳＴＥＰ３３）。その後、ＳＴ
ＥＰ１に戻りＣＰＵ１０１からの次のアクセスを待つ。

【００７２】図１４のフローにおいて、特徴的な点は、
ＳＴＥＰ３２３、３２４でレジスタ３１１、３２１を更
新した後に、記憶装置１０４の対応するブロックを前も
って消去しておく（ＳＴＥＰ３３）ことにある。この場
合、本来ならば、コピーバック方式のキャッシュメモリ
においては、該当レジスタ３１１、３２１を更新すれば
足りる。しかし、この更新に伴い、更新情報部ｃが更新
済みとされるため、このレジスタ３２１の内容はいずれ
記憶装置１０４の対応ブロックに書き戻される。その
際、書き戻しに先立って、そのブロックの消去が必要と
なる。本実施例によれば、その、いずれは消去される対
応ブロックを予め消去しておくので、次回以降のライト
アクセス時のキャッシュミスヒットの際の、記憶装置１
０４の新たなブロックへの書き戻し（ＳＴＥＰ３２２）
において、本来ならこれに先立つべき消去処理が省略さ
れる分高速になる。

【００７３】なお、本実施例は、ＣＰＵのアクセスサイ
ズと、フラッシュメモリの消去ブロック単位容量が異な
る場合を示している。たとえば、ＣＰＵは主記憶に対
し、１６バイトのバースト転送によるデータのやり取り
を行なっているのに対し、フラッシュメモリの消去ブロ
ック単位容量は５１２バイトであった場合などを想定し
ている。フラッシュメモリの消去ブロック単位容量は、
メモリの高集積化を図るため、ＣＰＵのアクセス単位よ
り非常に大きいのが一般的である。ただし、もしこれら
のサイズをあわせたシステムの場合であれば、ライトミ
スヒット時の置き換え処理の際、図１４におけるＳＴＥ
Ｐ３２３の処理において、ＣＰＵ１０１のアクセス個所
を含む記憶装置１０４内のブロックデータを、置き換え
対象になった個所に書き込む処理が不必要になる。つま
り、ＣＰＵ１０１のライトデータを、書き戻しを行なっ
た個所にそのまま書き込むだけでよい。

【００７４】図１９により、本実施例による効果を説明
する。ここでは、ブロック消去時間を１０ｍｓ、ブロッ
クへの書き込み時間を４ｍｓ、キャッシュメモリ３２０
の更新時間を１００ｎｓと想定した場合の従来の方式と
本実施例の方式におけるアクセス時間を比較する。今、
ＣＰＵ１０１から記憶装置１０４へのライトアクセスが
発生し、アドレスがミスヒットした場合を想定する。従
来であれば、この時点から、選択されたデータレジスタ
のデータ書き戻し先のブロック消去（１０ｍｓ）を開始
し、その後、キャッシュメモリ３００の該当レジスタ３
２１のデータを記憶装置１０４の対応ブロックへ書き戻
す処理（４ｍｓ）を行い、さらに、キャッシュメモリ３
００を更新する（１００ｎｓ）。これでライトアクセス
が完了し、ＣＰＵ１０１は次の処理を開始する。従っ
て、ライトアクセスにトータル約１４ｍｓを要する。

【００７５】これに対し、本実施例では、アドレスがミ
スヒットした時点で、選択されたデータレジスタが更新
済み（書き戻し要）であっても、書き戻し先の対応ブロ
ックの消去が既に終了している。したがって、直ちに対
応ブロックへのデータ書き戻し処理（４ｍｓ）を開始す
ることができる。したがって、本実施例の場合のライト
アクセスはトータル約４ｍｓであり、従来の方式に比べ
て７０％程度速く、ＣＰＵ１０１が次の処理に移行でき
ることがわかる。また、次の処理として、上述のキャッ
シュメモリ３００上で更新されたデータを書き戻す際
の、対応ブロックの消去処理を行なっておく。図１５
に、ＣＰＵ１０１から記憶装置１０４へのアクセスデー
タのサイズが記憶装置１０４のブロックサイズより小さ
い場合の実施例の概略図を示す。図１５において１０
１、１０２、３００、３１０、３１２、３２０、３２
１、３２２、３３０、３３１、１０４、４０１、１０５
は図１３の実施例と同様である。

【００７６】３１３は、アドレス情報を保持するアドレ
ス情報部ａと、キャッシュメモリ３２０内の該当するレ
ジスタ３２１が更新されたか否かの情報を保持する更新
情報部ｃと、レジスタ３２１内の更新された領域を示す
情報を保持する更新領域情報部ｄからなるレジスタであ
る。３５０は、記憶装置１０４への書き込みの際に用い
るアドレス情報用レジスタ、３４０は、記憶装置１０４
への書き込みの際に用いるｍバイト（記憶装置１０４の
１ブロック分）のデータ用レジスタである。アドレス情
報用レジスタ３５０は、アドレスアレイ３１０の各レジ
スタ３１３に対応してｎ本設けられる。同様に、データ
用レジスタ３４０は、キャッシュメモリ３２０の各レジ
スタ３２１に対応してｎ本設けられる。図１６に、図１
５の制御回路１０５の処理フローを示す。以下、この処
理フローについて説明する。尚、この処理では、図１３
の実施例のブロック消去の動作については、アクセスデ
ータサイズとブロックサイズの違いに対する対処につい
てのみ説明する。ブロック消去動作を考慮した処理フロ
ーについては後述する。

【００７７】ＣＰＵ１０１から記憶装置１０４へリード
アクセスが発生した場合（ＳＴＥＰ１）、比較器３３０
からのヒット判定信号３３１でキャッシュヒットを判定
すると（ＳＴＥＰ２）、アクセスされたレジスタ３２１
内の該当する部分のデータをバス１０２へ出力し（ＳＴ
ＥＰ２１）、ＣＰＵ１０１はそのデータを読み込む。同
様にリードアクセスでミスヒットを判定した場合（ＳＴ
ＥＰ２）は、キャッシュメモリの置き換えアルゴリズム
で選択されたレジスタ３１３内の更新情報部ｃの情報か
ら、キャッシュメモリ３２０内の書き戻すレジスタ３２
１が更新されていない場合は（ＳＴＥＰ２２）、ＣＰＵ
１からの読みだしアドレスに該当する記憶装置１０４内
の対応するブロックの全データをレジスタ３２１に書き
込む処理を行なう（ＳＴＥＰ２２４）。尚、ここで言う
レジスタ３２１が更新されていない状態とは図１３の実
施例同様、レジスタ３２１内に格納されているデータと
記憶装置１０４内の対応するデータとが同じである状態
を示す。また、ＳＴＥＰ２２４でレジスタ３１１内の更
新情報部ｃに未更新を示す情報を書き込む。ＳＴＥＰ２
２４の処理が完了すると、ＣＰＵ１０１が要求するレジ
スタ３２１内のアクセスされたデータをバス１０２へ出
力する（ＳＴＥＰ２２５）。

【００７８】ＳＴＥＰ２２で書き戻すべきレジスタ３２
１が更新されていることを認識すると、レジスタ３１３
のアドレス情報に対応する記憶装置１０４内のブロック
の全データを読み出してレジスタ３４０に書き込む（Ｓ
ＴＥＰ２２１）。ＳＴＥＰ２２１が完了すると、レジス
タ３１３内のｄの情報をもとにレジスタ３２１内の更新
されたデータのみをレジスタ３４０の該当部分に書き込
む処理と、レジスタ３１３内のアドレス情報をレジスタ
３５０に書き込む処理を行なう（ＳＴＥＰ２２２）。Ｓ
ＴＥＰ２２２が完了すると、該当レジスタ３５０のアド
レス情報に対応する記憶装置１０４内ブロックを消去
し、該当レジスタ３４０内の全データを、消去したブロ
ックに書き込む（ＳＴＥＰ２２３）。ＳＴＥＰ２２３が
完了するとＳＴＥＰ２２４、ＳＴＥＰ２２５へと進む。
ＳＴＥＰ２２５の処理が完了すると、ＳＴＥＰ１に戻り
ＣＰＵ１０１からの次のアクセスを待つ。

【００７９】ＣＰＵ１０１から記憶装置１０４へライト
アクセスが発生した場合（ＳＴＥＰ１）、キャッシュメ
モリがヒットすると（ＳＴＥＰ３）、ＳＴＥＰ３１４へ
進みＣＰＵ１０１からの書き込みデータをレジスタ３２
１内の該当する部分へ書き込む。また、レジスタ３１３
内の更新情報部ｃに更新済みを示す情報を、更新領域情
報部ｄにレジスタ３２１の更新された領域を示す情報を
書き込む。ＳＴＥＰ３でキャッシュミスヒットを判定
し、レジスタ３１３の更新情報部ｃから、書き戻すべき
レジスタ３２１が更新されていないことを認識すると
（ＳＴＥＰ３１）、ＳＴＥＰ３１４へ進み前述した処理
を行なう。尚、ここで言うレジスタ３２１が更新されて
いない状態とは図１３の実施例同様記憶装置１０４内の
該当するデータとレジスタ３２１内に格納されているデ
ータが同じである状態を示す。ＳＴＥＰ３１で記憶装置
１０４内の書き戻すべきレジスタが更新済みであること
を認識すると、レジスタ３１３のアドレス情報に対応す
る記憶装置１０４内のブロックの全データを読み出して
レジスタ３４０に書き込む（ＳＴＥＰ３１１）。ＳＴＥ
Ｐ３１１が完了すると、レジスタ３１３内の更新領域情
報部ｄの情報をもとにレジスタ３２１内の更新されたデ
ータのみを該当レジスタ３４０の該当部分に書き込む処
理と、レジスタ３１３内のアドレス情報を該当レジスタ
３５０に書き込む処理を行なう（ＳＴＥＰ３１２）。Ｓ
ＴＥＰ３１２が完了すると、該当レジスタ３５０のアド
レス情報に対応する記憶装置１０４内ブロックを消去
し、該当レジスタ３４０内の全データを消去したブロッ
クに書き込む（ＳＴＥＰ３１３）。ＳＴＥＰ３１３の処
理が完了すると、ＳＴＥＰ３１４に進み、前述した処理
を行なう。ＳＴＥＰ３１４が完了すると、ＳＴＥＰ１に
戻りＣＰＵ１０１からの次のアクセスを待つ。

【００８０】図１５の実施例によれば、ＣＰＵ１０１か
らのライトアクセスが記憶装置１０４のブロックサイズ
より小さい場合でも、書き戻すブロックのデータを一旦
該当レジスタ３４０に取り込み、ブロック内の新たに書
き込まれる部分のみを該当レジスタ３４０上で更新し、
該当レジスタ３４０のデータ全てを一括して記憶装置１
０４内の対応ブロックに書き込むことにより、ブロック
内の部分書き込みが実現できる。また、ＣＰＵ１０１か
らのリードアクセスが記憶装置１０４のブロックサイズ
より小さい場合でも、ブロック内の全データを一旦レジ
スタ３２１に取り込み、レジスタ３２１内の該当するデ
ータのみをバス１０２へ出力することにより、ブロック
内の一部のデータを読み出すことができる。図２０は、
図１６の処理フローにおいて図１４の事前のブロック消
去を考慮し、両者のステップを組み合わせたものであ
る。従って、図１５におけるレジスタ３１３には、図１
３で示した消去情報部ｂが追加される。

【００８１】図２０中、図１４および図１６と同様のス
テップには同じ参照符号を付してある。図１６のＳＴＥ
Ｐ２２３がＳＴＥＰ８０１に置き換えられ、図１４のＳ
ＴＥＰ３２２および図１６のＳＴＥＰ３１３がＳＴＥＰ
８０２に置き換えられている。また、図１４のＳＴＥＰ
３３の前にＳＴＥＰ８０３が新たに追加されている。こ
れにより、ＣＰＵ１０１からのライトアクセスが記憶装
置１０４のブロックサイズより小さい場合に、事前のブ
ロック消去を行うことができる。ＳＴＥＰ３においてキ
ャッシュメモリがヒットし、該当するレジスタ３１３内
の消去情報部ｂの情報が、ヒットしたメモリライトアク
セスに対応する記憶装置４内の対応するブロックが未消
去であることを示すため、ＳＴＥＰ８０３へ進む、とい
うフローは、次の２通りの状況において考えられる。

【００８２】１つは、ヒットしたメモリライトアクセス
により更新される前に、ミスヒットリードアクセスによ
りＳＴＥＰ２２４、ＳＴＥＰ２２５という処理フローを
行うことによって、データが記憶装置１０４内のブロッ
クから読みだされ、レジスタ３２１内に格納された場合
に起こる。この場合はリードされた記憶装置１０４内の
該当ブロックは消去されていない。そのため、この状態
で全く同じアドレスに対しライトアクセスが発生すると
キャッシュヒットメモリライトアクセスとなりＳＴＥＰ
３からＳＴＥＰ８０３へ進む。もう１つは、電源ＯＦＦ
から電源ＯＮに変化した後などにより、記憶装置１０４
内のデータのみ有効で、キャッシュメモリ内のレジスタ
３２１、３１３、３４０、３５０内のデータが無効な状
態、すなわち空きの状態の時に、記憶装置１０４へのメ
モリライトアクセスが発生した場合である。このとき、
レジスタのリプレースは起きないため、キャッシュヒッ
トとして扱える。そして、対応する記憶装置１０４内の
該当ブロックを消去するだけで更新は省略し、該当する
レジスタ３２１のみ更新するので、ＳＴＥＰ３からＳＴ
ＥＰ８０３へ進む。

【００８３】次に、電源を再供給後に、しばらくミスヒ
ットが続き著しい性能劣化を起こす、という問題解決の
実施例を、図２１、２２、２３を用いて説明する。図２
１は、フラッシュメモリ２内に、アドレスアレイデータ
を退避するための領域を確保したことを示す図である。
図中、既出の番号は、以前に説明したものと同一のもの
である。新しい構成要素を説明する。２０１は本情報処
理装置の電源スイッチであり、機械的に電源を遮断する
ものではなく、本情報処理装置の電源供給装置２０４を
通して、ＣＰＵ１に電源遮断要求信号２０２を出力する
働きを持つものである。２０２はＣＰＵ１に働きかける
電源遮断要求信号であり、ＣＰＵ１はこれを受けると、
電源遮断のルーチンを実行することになっているものと
する。２０３はフラッシュメモリ２内のある領域に設け
られた、アドレスアレイのデータの退避領域である。２
０５はＣＰＵ１から電源供給装置２０４に出力される電
源遮断許可信号である。電源遮断許可装信号２０５は、
情報処理装置の動作中は、常にネゲートされており、電
源スイッチ２０１が「切」になり、ＣＰＵ１が電源遮断
ルーチンを終了したらアサートされ、このとき電源供給
装置２０４は、電源供給を遮断するように動作するもの
とする。図２２は、ＣＰＵ１が電源遮断要求信号２０２
を受けた後に実行される、電源遮断ルーチンである。

【００８４】図２１を参照しながら、図２２のフローを
追って、本実施例の動作を説明する。ＣＰＵ１は何らか
の処理を行っている最中に、電源遮断要求信号２０２を
受け取ったものとする。まず、現在行っている処理が、
外部デバイスと関連した処理であること等により、処理
の中断ができない、という場合を除き、処理を中断する
（ステップａ）。処理の中断ができない処理の途中であ
った場合は、中断しても構わない状態まで処理を続け
る。基本的にはあらゆる状態においても処理を中断すべ
きとした方が好ましい。次に、キャッシュメモリ３に格
納されているもののうち、ＣＰＵ１からのライトデータ
について、アドレスアレイ４を参照して、フラッシュメ
モリ２の該当する領域に書き戻す（ステップｂ）。もし
ライトデータとリードデータを区別していない、あるい
は処理の簡略化を図るのであれば、キャッシュメモリ３
内の全てのデータを書き戻してもよいが、時間がかかっ
てしまうため、ライトデータのみの書き戻しの方が好ま
しい。次に、アドレスアレイ４に格納されている、キャ
ッシュメモリ３とフラッシュメモリ２のデータの対比を
示すアドレスデータを、フラッシュメモリの領域２０３
に退避する（ステップｃ）。以上の処理が終了したら、
ＣＰＵ１は電源供給装置２０４に電源遮断許可信号２０
５を出力する（ステップｄ）。これを受けて電源供給装
置２０４は、本情報処理装置への電源供給を停止する
（ステップｅ）。

【００８５】一方、図２３は電源供給開始時のフローで
ある。同様に図２１を参照しながら説明すると、まず、
電源スイッチが「入」にされると、無条件に電源供給装
置２０４は、本情報処理装置に電源を供給するよう動作
する（ステップｆ）。もちろん電源供給装置が電源供給
可能な状態である場合に限る。次にＣＰＵ１は情報処理
装置に必要な初期処理を実行する（ステップｇ）。例え
ば各デバイスの動作チェック、内部レジスタへの設定な
どである。次に、フラッシュメモリ２のアドレスアレイ
データ退避領域２０３をアドレスアレイ４に転送する
（ステップｈ）。次にアドレスアレイ４を参照して、電
源遮断直前にキャッシュメモリ３に格納されていたデー
タを、フラッシュメモリ２内の該当する領域から引出
し、キャッシュメモリ３の該当する領域に格納する（ス
テップｉ）。以上の動作によりキャッシュメモリは電源
遮断前の状態に簡単に復帰することができ、以降のＣＰ
Ｕ１からのアクセスに対し、高いヒット率でのアクセス
を提供することができる。なお、以上の実施例では、ア
ドレスアレイ４を揮発性のメモリとした場合のものであ
るが、アドレスアレイ４を不揮発性メモリとすれば、ア
ドレスアレイ４に格納されているデータの退避処理は必
要なくなり、電源再立ち上げ後の処理においても、アド
レスアレイ４の格納データの復帰処理は必要なくなる。
この場合、アドレスアレイ４は、ランダムアクセス（リ
ードライトとも）可能であることが好ましいため、バッ
クアップ電源付きのＳＲＡＭや、強誘電体メモリ（ＦＲ
ＡＭ）を用いるべきである。

【００８６】次は、電源の突発的な遮断が起きたときに
被害を小さくする方式の実施例について説明する。キャ
ッシュメモリに格納されたデータのうち、ライトアクセ
スにより書き込まれたデータは、フラッシュメモリにラ
イトバックされていないうちは、電源遮断により失われ
ては困るデータである。そのため、電源遮断時には、こ
のデータをフラッシュメモリに格納する必要がある。そ
して、電源遮断時にデータ退避を行うためには、電源遮
断要求を、実際の電源遮断実行前に認識し、フラッシュ
メモリへの格納を行った後に電源遮断を行うことにな
る。しかし、電源が突発的に遮断された場合には、この
フラッシュメモリへの格納動作が不可能であるため、フ
ラッシュメモリにライトバックされていないキャッシュ
メモリ上のデータは、失われてしまうことになる。先の
実施例で行ったアドレスアレイのデータ退避についても
同様のことがいえる。そこで、少しでもこのような事故
を防ぐために、定期的にキャッシュメモリのデータをフ
ラッシュメモリにライトバックする処理を行う。

【００８７】これを実現するための構成を図２４に示し
た。図中、２１１は定期的な時間を図るためのタイマ、
２１２は一定時間ごとにＣＰＵ１に入力される、タイマ
割込み信号である。なお、そのほかの既出の番号は、先
述の説明の通りである。２１１のタイマは、一定時間ご
とにタイマ割込み信号２１２を発生し、ＣＰＵ１に入力
する。これを受けたＣＰＵ１は、キャッシュメモリ３に
おいて、フラッシュメモリ２にライトバックしていない
ライトデータを、フラッシュメモリ２の該当する領域に
書き込む。

【００８８】タイマ２１１が計測する一定時間について
であるが、この時間が短いと、フラッシュメモリ２の書
換えが何度も発生し、フラッシュメモリ２を劣化するこ
とになる。逆に長いと、突発的な電源の遮断が起きたと
きに、データを失う確率も、失うデータ容量も、大きく
なることになる。したがってフラッシュメモリを破壊し
ない程度でできる限り短い時間間隔にすべきである。こ
の時間間隔は、フラッシュメモリの書換え可能回数と、
この情報処理装置の寿命により決定するのが好ましい。
その算出式を（式１）に示した。

【００８９】例えば、一日平均８時間使用して、情報処理装置の目標
寿命を５年とし、フラッシュメモリの書換え可能回数を
１００万回とすれば、約５３秒ごとに退避することがで
きる。また、このとき同時にアドレスアレイの格納デー
タも退避すれば、アドレスアレイを揮発性メモリとした
場合でも、突然の電源遮断でデータを失われる確率が小
さくなり、再立ち上げ直後のヒット率の低下を回避する
ことができるようになる。なお、本実施例を実施してい
ても、電源遮断時に最終的なデータを退避すべきである
ことは当然である。

【００９０】

【発明の効果】情報処理装置の主記憶としてフラッシュ
メモリを採用することにより、バックアップ電源なしで
リジュームやクイックスタートが可能で、かつ、安価な
大容量主記憶を持った情報処理装置が構成できる。

【００９１】また、電源遮断時の退避処理を行い、プロ
グラムが暴走したときに備えたライトプロテクト手段を
持つことにより、データの安全性を増すことができる。

【００９２】また、本発明では、コピーバックキャッシ
ュメモリの内容更新の際に、いずれは消去される記憶装
置ブロックを事前に消去しておく。そのため、ブロック
への書き戻しが発生した場合の消去処理が不要である。
直ちに書き込み処理を開始することができる。従ってフ
ラッシュメモリを用いた記憶装置へのアクセス時間を短
縮できる。

【００９３】また、キャッシュメモリのデータを、一旦
電源を遮断し、再開するときに復帰できる手段を提供す
るので、再開後のヒット率を向上させることができる。

【００９４】また、キャッシュメモリのデータあるいは
アドレスアレイのデータを、定期的にフラッシュメモリ
に書き込むことにより、突然、電源供給が停止しても、
失うデータをなくすか、あるいは少なくすることができ
るので、被害を最小限に止めることができる。

【図面の簡単な説明】

【図１】フラッシュメモリを主記憶とした情報処理装置
の一実施例の概略の構成図である。

【図２】フラッシュメモリを主記憶としたシステムのコ
ントローラの構成図である。

【図３】フラッシュメモリを主記憶としたシステムのコ
ントローラの動作フローチャートである。

【図４】セットアソシエティブ方式のキャッシュメモリ
周辺の構成図である。

【図５】ミスヒット時に高速化を図るためのコントロー
ラの動作を説明するフローチャートである。

【図６】ラインアクセス方式のフラッシュメモリの動作
説明図である。

【図７】本発明にかかるフラッシュメモリを使用した主
記憶システムの構成図である。

【図８】本発明にかかるフラッシュメモリを使用した主
記憶システムのコントローラの構成図である。

【図９】コントローラの動作を説明するフローチャート
である。

【図１０】ラインアクセスのフラッシュメモリのシリア
ルバッファとキャッシュメモリ間のデータ転送の説明図
である。

【図１１】シリアルバッファ内のアドレス設定可能なフ
ラッシュメモリを使用した場合のコントローラの動作を
説明するフローチャートである。

【図１２】書き込み禁止手段の実現手段の構成例の説明
図である。

【図１３】本発明における書き戻し処理の高速化を図る
一実施例を示す概略図である。

【図１４】図１３の制御回路１０５の処理フローを示す
図である。

【図１５】本発明における書き戻し処理の高速化を図る
他の実施例を示す概略図である。

【図１６】図１５の制御回路１０５の処理フローを示す
図である。

【図１７】メモリサイズが５２４２８８バイトのフラッ
シュメモリの概略を示す図である。

【図１８】本発明を実現するシステムの一実施例の構成
を示す図である。

【図１９】本発明の効果の一例を示す図である。

【図２０】図１４および図１６の処理フローを組み合わ
せた処理フローを示すフローチャートである。

【図２１】本発明におけるアドレスアレイのデータ保持
を実現する実施例の構成図である。

【図２２】図２１の実施例におけるコントローラが行う
アドレスアレイのデータ退避の動作フローを示す図であ
る。

【図２３】図２１の実施例におけるコントローラが行う
アドレスアレイおよびキャッシュメモリのデータ復帰の
動作フローを示す図である。

【図２４】キャッシュメモリのデータを一定時間ごとに
書き戻す実施例の構成図である。

【符号の説明】

１…ＣＰＵ、２…フラッシュメモリ、３…キャッシュメ
モリ、４…アドレスアレイ、５…アドレス比較、６…コ
ントローラ、１１…ＤＭＡコントローラ、１２…メモリ
制御信号発生回路、１３…メモリ制御タイマ、１４…デ
ータＲＡＭ、１５…制御ＲＯＭ、１６…プロセッサ、３
２…フラッシュメモリアレイ、３３…シリアルバッフ
ァ、３８…クロック発生回路、５１…フラッシュメモリ
冗長領域、５２…フラッシュメモリの書き込み禁止フラ
グ、５３…キャッシュメモリの書き込み禁止フラグ、５
４…割込み要求信号、１０１…ＣＰＵ、１０２…バス、
３００…コピーバック方式キャッシュメモリ、３１０…
アドレス情報を保持するレジスタ群、３１１…レジスタ
群３１０内のレジスタ、３１２…レジスタ群３１０の制
御信号、ａ…アドレス情報を保持するアドレス部、ｂ…
ブロック消去情報を保持する消去情報部、ｃ…更新され
たか否かを示す情報を保持する更新情報部、ｄ…更新さ
れた領域を示す情報を保持する更新領域情報部、３２０
…データを保持するデータ群、３２１…レジスタ群３２
０内のレジスタ、３２２…レジスタ群３２０の制御信
号、３３０…アドレス比較器、３３１…アドレス比較器
３３０からのキャッシュヒット判定信号、３４０…デー
タを保持するレジスタ、３４１…レジスタ３４０の制御
信号、３５０…アドレス情報を保持するレジスタ３５１
…レジスタ３５０の制御信号、１０４…フラッシュメモ
リで構成される記憶装置、４０１…記憶装置１０５の制
御信号、１０５…制御回路、２２２…キャッシュメモリ
制御信号、Ａ０〜Ａ８、Ａ９〜Ａ１８…アドレス信号
線、Ｉ／Ｏ０〜Ｉ／Ｏ７…データ信号線、２０１…電源
スイッチ、２０２…電源遮断要求信号、２０３…アドレ
スアレイデータ退避領域、２０４…電源供給装置、２０
５…電源遮断許可信号、２１１…タイマ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者服部隆一神奈川県川崎市麻生区王禅寺1099番地株式会社日立製作所システム開発研究所内 (72)発明者北原潤神奈川県川崎市麻生区王禅寺1099番地株式会社日立製作所システム開発研究所内 (72)発明者戸塚隆東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者柿健一神奈川県海老名市下今泉810番地株式会社日立製作所オフィスシステム事業部内

Claims

【特許請求の範囲】

【請求項１】中央処理装置と、データを入力するための
入力手段と、データを出力するための出力手段と、デー
タを記憶する揮発性の第一記憶手段と、記憶されたデー
タを電気的に書換え可能な記憶手段であって、前記中央
処理装置がアクセス可能なアドレス空間を割付けた不揮
発性の第二記憶手段と、前記揮発性の第一記憶手段と前
記不揮発性の第二記憶手段との相互間でデータのやり取
りを少なくとも行うデータ制御手段と、前記揮発性の第
一記憶手段に格納されたデータの、前記不揮発性の第二
記憶手段におけるアドレスを登録するアドレス登録手段
と、該アドレス登録手段に登録されているアドレスと前
記中央処理装置がデータアクセスのために出力したアド
レスとの比較を行うアドレス比較手段とを具備し、前記データ制御手段は、前記中央処理装置が、データを
アクセスするために出力したアドレスを、前記アドレス
比較手段に入力し、当該アドレスが、前記アドレス比較
手段の出力結果にもとづき、前記アドレス登録手段に登
録されている登録アドレスと判断したときには、前記揮
発性の第一記憶手段内における登録アドレスをアクセス
し、逆に、前記アドレス登録手段に格納されていないアドレ
スと判断したときには、少なくとも当該アドレスを含む
所定範囲のアドレスを、前記アドレス登録手段に新たに
登録し、該新たに登録されたアドレスに対応するデータ
格納領域を前記揮発性の第一記憶手段に新たに設定し
て、前記新たに登録された少なくとも一つのアドレスを
アクセスすることを特徴とした情報処理装置。
【請求項２】アクセス来歴記録手段を備え、前記アクセ
ス来歴記録手段は、アクセス履歴情報を記録することを
特徴とする請求項１に記載の情報処理装置。
【請求項３】前記データ制御手段は、前記揮発性の第一
記憶手段がデータで満たされ、新規にデータを格納する
領域が存在しない場合には、前記アクセス来歴記録手段
のアクセス履歴情報を参照し、最後に行われたアクセス
が最も古いアドレスを検出し、当該アドレスを前記アド
レス登録手段から抹消することを特徴とする請求項１ま
たは２に記載の情報処理装置。
【請求項４】前記データ制御手段は、前記アドレス登録
手段から抹消するアドレスに対応する前記揮発性の第一
記憶手段内のデータを、前記不揮発性の第二記憶手段に
転送することを特徴とする請求項３に記載の情報処理装
置。
【請求項５】前記揮発性の第一記憶手段は、ＦＲＡＭ(F
erroelectric ＲＡＭ）を有して構成されることを特徴
とする請求項１に記載の情報処理装置。
【請求項６】装置に与えられる電源を切断する際に、切
断操作により起動する切断手段と、該切断手段による電
源の切断処理に対応して、前記中央処理装置が備える内
部レジスタの内容および前記入出力手段が備える内部レ
ジスタの内容を含む情報を、前記不揮発性の第二記憶手
段の一部の領域に格納する退避処理手段と、該退避処理
手段の処理完了後に、装置への電源の供給を遮断する供
給電源遮断手段とを備えることを特徴とする請求項１に
記載の情報処理装置。
【請求項７】前記データ制御手段は、前記揮発性の第一
記憶手段に格納されるデータ量を監視し、あらかじめ定
めた容量以上の容量を有するデータ未格納領域を常に確
保することを特徴とする請求項１に記載の情報処理装
置。
【請求項８】前記不揮発性の第二記憶手段を複数の領域
に分割して、各分割領域ごとに、データの書き込みを禁
止する旨を表す書き込み禁止フラグを設定可能な書き込
み禁止情報格納手段を備え、前記データ制御手段は、前記不揮発性の第二記憶手段内
の、ある領域にデータを格納する際、当該領域に対応し
て備えられた、書き込み禁止情報格納手段に、前記書き
込み禁止フラグが設定されているときには、前記出力手
段に、当該領域への書き込み要求がある旨の出力をする
ことを特徴とする請求項１に記載の情報処理装置。
【請求項９】前記不揮発性の第二記憶手段は、フラッシ
ュメモリを有して構成されることを特徴とする請求項１
ないし８に記載の情報処理装置。
【請求項１０】前記アドレス登録手段を不揮発性のメモ
リで構成したことを特徴とする、請求項１に記載の情報
処理装置
【請求項１１】電源供給手段を備え、電源供給手段が情
報処理装置に電源供給を開始する際、前記データ制御手段は、電源供給開始を検知した中央処
理装置の指示により、前記アドレス登録手段に保持され
ているアドレスを参照して、前記不揮発性の第二記憶手
段の領域に格納されているデータと、該データが格納さ
れていた揮発性の第一記憶手段内の場所を特定し、前記
データを、前記不揮発性の第二記憶手段から読みだし、
特定した前記揮発性の第一記憶手段の領域に格納するこ
とを特徴とした請求項１０に記載の情報処理装置。
【請求項１２】電源供給手段を備え、電源供給手段が情
報処理装置への電源供給を停止する際、前記データ制御
手段は、電源供給停止を検知した中央処理装置の指示に
より、アドレス登録手段が保持するアドレスを、不揮発
性の第二記憶手段の特定の場所に格納し、前記電源供給
手段が、再び電源供給を開始する際に、電源供給開始を
検知した中央処理装置の指示により、該退避したアドレ
スを前記アドレス登録手段に戻すことを特徴とする請求
項１に記載の情報処理装置。
【請求項１３】電源供給手段を備え、電源供給手段が情
報処理装置への電源供給を停止する際、前記データ制御
手段は、電源供給停止を検知した中央処理装置の指示に
より、アドレス登録手段が保持するアドレスと、該アド
レスに対応する揮発性の第一記憶手段が保持するデータ
を、不揮発性の第二記憶手段の特定の場所に格納し、前
記電源供給手段が、再び電源供給を開始する際に、電源
供給開始を検知した中央処理装置の指示により、該退避
したアドレスを前記アドレス登録手段に戻すことを特徴
とする請求項１に記載の情報処理装置。
【請求項１４】あらかじめ定めた時間毎に、計測結果を
出力する時間計測手段を備え、前記データ制御手段は、
時間計測手段が出力する時間計測結果に従い、一定時間
ごとに、前記揮発性の第一記憶手段に格納されているデ
ータを、前記不揮発性の第二記憶手段に書き戻すことを
特徴とする請求項１に記載の情報処理装置。
【請求項１５】あらかじめ定めた時間毎に、計測結果を
出力する時間計測手段を備え、前記データ制御手段は、
時間計測手段が出力する時間計測結果に従い、一定時間
ごとに、前記揮発性の第一記憶手段に格納されているデ
ータと、前記アドレス登録手段に登録されている該デー
タに対応するアドレスを、前記不揮発性の第二記憶手段
に書き戻すことを特徴とする請求項１に記載の情報処理
装置。
【請求項１６】不揮発性の第二記憶手段として、外部と
のデータ入出力単位より容量の大きいバッファを内蔵
し、該バッファからデータ入出力単位でデータを出力す
る際は、バッファからの出力データを外部から指定可能
で、電気的に書換え可能な不揮発性メモリを用い、前記データ制御手段は該不揮発性の第二記憶手段から揮
発性の第一記憶手段へのデータ転送においては、前記バ
ッファの容量より少ない量を単位とするデータ転送を行
い、前記揮発性の第一記憶手段から前記不揮発性の第二
記憶手段へのデータ転送においては、前記バッファの容
量を単位とするデータ転送を行うことを特徴とする請求
項１に記載の情報処理装置。
【請求項１７】ＣＰＵからデータを書き込む前に、一
旦、当該書込みの対象となるブロック内の全データを消
去する必要がある記憶装置であるフラッシュメモリを主
記憶装置として用いる情報処理装置において、前記主記憶装置の一部のブロックデータのコピーをそれ
ぞれ保持する複数のデータ領域を有するコピーバック方
式のキャッシュメモリと、前記ＣＰＵから前記主記憶装
置への書き込み処理の際に前記キャッシュメモリがヒッ
トしたとき、前記キャッシュメモリの該当データ領域の
データを更新するとともに、前記主記憶装置の、当該書
き込みの対象となったブロックの消去処理を行う制御手
段とを備えたことを特徴とするフラッシュメモリを用い
た情報処理装置。
【請求項１８】前記制御手段は、前記ＣＰＵから前記主
記憶装置への書き込み処理の際に、前記キャッシュメモ
リがヒットしても前記主記憶装置内の該当するブロック
が既に消去済みの場合は前記消去処理を省略することを
特徴とする、請求項１７に記載の情報処理装置。
【請求項１９】前記キャッシュメモリは、自己がデータ
のコピーを保持している前記主記憶装置内の各ブロック
について、該ブロックが既に消去済みか否かを示す消去
情報を保持する手段を有し、前記制御手段は該消去情報
を参照し該参照結果に応じて前記消去処理の省略を行う
ことを特徴とする、請求項１８に記載の情報処理装置。
【請求項２０】前記制御手段は、前記ＣＰＵから前記主
記憶装置への書き込み処理の際に、前記キャッシュメモ
リがミスヒットしたとき、当該書き込みの対象となる主
記憶装置のブロックのデータのコピーを保持するために
選択されたキャッシュメモリのデータ領域が未更新であ
れば、そのデータ領域を書き込みデータで更新するとと
もに、当該書き込みの対象となった前記主記憶装置のブ
ロックのデータの消去を行うことを特徴とする、請求項
１７に記載の情報処理装置。
【請求項２１】前記キャッシュメモリは、各データ領域
について、前記ＣＰＵからの書き込み処理によってその
データが更新されたか否かを示す更新情報を保持する手
段を有し、前記制御手段は、該更新情報を参照し該参照
結果に応じて前記ブロックのデータの消去を行うことを
特徴とする、請求項２０に記載の情報処理装置。
【請求項２２】前記フラッシュメモリの各ブロックのサ
イズおよび前記キャッシュメモリの各データ領域のサイ
ズがそれぞれｍバイト（ｍは任意の正の整数）であり、
前記ＣＰＵが前記主記憶装置からｍバイトより小さいサ
イズのデータを読みだす場合、前記主記憶装置内の該当
するデータを含むブロックの全データを一旦読みだし、
その全データの中から前記ＣＰＵが要求する該当データ
のみをバスへ出力する手段を有することを特徴とする、
請求項１７に記載の情報処理装置。
【請求項２３】前記フラッシュメモリの各ブロックのサ
イズおよび前記キャッシュメモリの各データ領域のサイ
ズがそれぞれｍバイト（ｍは任意の正の整数）であり、
前記ＣＰＵが前記主記憶装置からｍバイトより小さいサ
イズのデータを書き込む場合、前記制御手段は、前記主
記憶装置内の該当するブロックの全データを一旦読みだ
し、その全データのうち前記ＣＰＵの書き込み処理の対
象となる部分領域だけを更新したあと、その１ブロック
分の全データを改めて前記主記憶装置内の該当ブロック
に書き込むことを特徴とする、請求項１７に記載の情報
処理装置。
【請求項２４】前記キャッシュメモリは、前記データ領
域毎に、当該データ領域内のどの部分領域が更新された
かを示す更新領域情報を保持する手段を有し、前記制御
手段は、該更新領域情報を参照し該参照結果に応じて前
記書き込み処理の対象となる部分領域だけの更新を行う
ことを特徴とする、請求項２３に記載の情報処理装置。