SU1488816A1

SU1488816A1 - Уctpoйctbo для упpabлehия oбmehom пpoцeccopa c пamяtью

Info

Publication number: SU1488816A1
Application number: SU874343751A
Authority: SU
Inventors: Vladimir N Bessmertnyj; Vasilij V Sborikov; Galina Z Teodorovich
Original assignee: Vladimir N Bessmertnyj; Vasilij V Sborikov; Galina Z Teodorovich
Priority date: 1987-10-08
Filing date: 1987-10-08
Publication date: 1989-06-23

Description

Изобретение относится к вычислительной технике и может быть использовано для построения систем с быстродействующей памятью большой инфор- $ мационной емкости.

Цель изобретения - повышение быстродействия устройства.

На чертеже приведена структурная схема устройства. Ю

Устройство содержит первый и второй счетчики 1 и 2 адреса, триггер 3, генератор 4 импульсов, первый и второй блоки 5 и 6 памяти, распределитель 7 импульсов, первый и второй 15 блоки элементов И 8 и 9, первый, второй, третий и четвертый элементы И 10-13, первый и второй блоки элементов ИЛИ 14 и 15, первый, второй и третий элементы 16-18 задержки и 20 вход 19 устройства для подключения выхода запуска процессора.

Устройство работает следующим образом.

Информация, подлежащая записи в 25 блоки 5 и 6 памяти, привязывается к сигналу запуска, поступающему на вход 19, и при необходимости может быть синхронизирована импульсами частоты записи с первого выхода генера- зд тора 4. Сигнал запуска используется также для начальной установки счетчиков 1 и 2.

Информация, подлежащая записи, устанавливается на адресных входах блоков 5 и 6, а запись производится ^5 параллельно по всем адресным входам блоков 5 или 6, например, байтами. Единичное положение триггера 3 соответствует режиму записи в блоки 5 _ 40 памяти и режиму считывания для блог ков 6 памяти.

В режиме считывания информация из блока 5 или 6 памяти выбирается последовательно с помощью распределителя 7, который через соответствующие блоки элементов И 8 и 9, управляемые триггером 3, формирует поочередное обращение к входам выборки блоков 5 и -6 памяти через соответствующие блоки элементов ИЛИ 14 или 15.

Смена адреса считывания в блоках памяти производится с помощью соответствующего счетчика 1 или 2 по последнему импульсу, например, восьмому, распределителя 7, который поступает ^5 на вход счетчика 1 или 2 с выхода соответствующего блока элементов ИЛИ 14 или 15.

В режиме записи, например, в блоки 5 памяти импульс частоты записи, пройдя через элемент 16 задержки и открытий триггером 3 элемент И 10, поступает также на элемент 17 задерж· ки. Время срабатывания элемента 17 задержки меньше времени срабатывания элемента 16, поэтому на входы Запись /считывание” импульс частоты записи поступает раньше по отношению к входам выборки этих блоков памяти. Окончание импульсов обращения к входам Запись/считывание и выборки происходит одновременно, так как по окончании импульса записи выход элемента 16 задержки отключается от вхо да выборки с помощью закрытого элемента И 12, управляемого импульсами частоты записи, а время срабатывания элемента 17 задержки равно времени срабатывания элемента И 12 и элемента ИЛИ 14 в цепи входов выборки блоков памяти.

Claims

Форм-ула изобретения

Устройство для управления обменом процессора с памятью, содержащее пер вый, второй счетчики адреса, первый, второй блоки памяти, триггер, с первого по четвертый элементы И, генератор импульсов, с первого по третий элементы задержки, причем вход устройства для подключения выхода запус ка процессора соединен со счетным входом триггера и с входами сброса первого и второго счетчиков адреса, выхода первого и второго счетчиков адреса соединены с адресными входами первого и второго блоков памяти соответственно, единичный и нулевой выходы триггера соединены с первыми входами первого и второго элементов И соответственно, первый выход генератора импульсов соединен с вторыми входами первого и второго элементов И и через элемент задержки с первыми входами третьего и четвер того элементов И, выходы первого й второго элементов И соединены с вторыми входами третьего и четвертого элементов И соответственно, выход первого элемента И через второй эле мент задержки соединен с входом записи-считывания первого блока памяти, выход второго элемента И через третий элемент задержки соединен с входом записи-считывания второго ⁵ 148881 блока памяти, вход устройства для подключения информационного выхода процессора соединен с информационными входами первого и второго блоков ; памяти, выход устройства для подключения к информационному входу процессора соединен с информационными выходами первого и второго блоков памяти, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены распределитель импульсов; первый и второй блоки элементов И и первый и второй блоки элементов ИЛИ, причем второй выход генератора импульсов соединен с входом распределителя импульсов, выход которого соединен с первыми входами первого и второго блоков элементов И, единичный и ну- 20

6 ⁶левой выходы триггера соединены с вторыми входами первого и второго блоков элементов И соответственно, выходы первого и второго блоков, элементов И соединены с первыми входами второго и первого блоков элементов ИЛИ соответственно, выход третьего элемента И соединен с вторым входом первого блока элементов ИЛИ, выход которого соединен с входом выборки первого блока памяти, выход четвертого элемента И соединен с вторым входом второго блока элементов ИЛИ, выход которого соединен с входом выборки второго блока памяти, выходы старших разрядов первого и второго блоков элементов ИЛИ соединены со счетными входами первого и второго счетчиков адреса соответственно.