JPH01212911A - タイミング発生装置 - Google Patents
タイミング発生装置Info
- Publication number
- JPH01212911A JPH01212911A JP63038152A JP3815288A JPH01212911A JP H01212911 A JPH01212911 A JP H01212911A JP 63038152 A JP63038152 A JP 63038152A JP 3815288 A JP3815288 A JP 3815288A JP H01212911 A JPH01212911 A JP H01212911A
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- JP
- Japan
- Prior art keywords
- data
- timing
- memory
- clock
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 1
- 230000015654 memory Effects 0.000 abstract description 30
- 239000004065 semiconductor Substances 0.000 abstract description 4
- 230000000979 retarding effect Effects 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は計測制御分野で使用するタイミング発生装置に
関する。
関する。
従来の技術
第２図は従来のタイミング発生装置の構成を示している
。第２図において、２００はタイミングデータ生成回路
で発生すべきタイミングデータを生成するものであシ、
シフトレジスタ制御回路２０１およびシフトレジスタを
シフトするクロックを発生するクロック発生回路２０２
に接続されている。
。第２図において、２００はタイミングデータ生成回路
で発生すべきタイミングデータを生成するものであシ、
シフトレジスタ制御回路２０１およびシフトレジスタを
シフトするクロックを発生するクロック発生回路２０２
に接続されている。
クロック発生回路２０２はシフトレジスタ制御回路２０
１およびシフトレジスタ２１０． ２１１に接続されて
いる。
１およびシフトレジスタ２１０． ２１１に接続されて
いる。
次に上記従来例の動作について説明する。タイミングデ
ータ生成回路２００で、発生すべきタイミング信号デー
タおよびシフトレジスタのシフトカウント数を生成し、
これらをシフトレジスタ制御回路２０１に転送する。シ
フトレジスタ制御回路２０１はタイミングデータ生成回
路２００からのタイミング信号データを各シフトレジス
タ２１０． ２１１にセットする。次にタイミングデー
タ生成回路２００がクロック発生回路２０２を起動する
と、そのクロッり発生回路２０２からのクロック信号が
各シフトレジスタ２１０． ２１１に供給され、これが
シフト動作を行いシフトされたデータがタイミング信号
２２０゜２２１として発生される。シフトレジスタ制御
回路２０１はクロック発生回路２０２からのクロック信
号によりシフトカウント数のカウントダウンを行い、０
になったら２０２へ停止信号を送る。
ータ生成回路２００で、発生すべきタイミング信号デー
タおよびシフトレジスタのシフトカウント数を生成し、
これらをシフトレジスタ制御回路２０１に転送する。シ
フトレジスタ制御回路２０１はタイミングデータ生成回
路２００からのタイミング信号データを各シフトレジス
タ２１０． ２１１にセットする。次にタイミングデー
タ生成回路２００がクロック発生回路２０２を起動する
と、そのクロッり発生回路２０２からのクロック信号が
各シフトレジスタ２１０． ２１１に供給され、これが
シフト動作を行いシフトされたデータがタイミング信号
２２０゜２２１として発生される。シフトレジスタ制御
回路２０１はクロック発生回路２０２からのクロック信
号によりシフトカウント数のカウントダウンを行い、０
になったら２０２へ停止信号を送る。
このように、上記従来のタイミング発生装置でも、２１
０． ２１１のシフトレジスタにタイミングデータなセ
ットしシフト動作させることによシタイミング信号を発
生できる。
０． ２１１のシフトレジスタにタイミングデータなセ
ットしシフト動作させることによシタイミング信号を発
生できる。
発明が解決しようとする課題
しかしながら、上記従来のタイミング発生装置ではシフ
トレジスタによシタイミングを発生させるためタイミン
グ発生の時間巾を多く取ると回路規模が多くなり、装置
を小型化できにくいという問題があった。
トレジスタによシタイミングを発生させるためタイミン
グ発生の時間巾を多く取ると回路規模が多くなり、装置
を小型化できにくいという問題があった。
本発明はこのような従来の問題を解決するものであシ、
タイミング発生の時間巾が多く取れかつ小型化できる優
れたタイミング発生装置を提供することを課題とするも
のである。
タイミング発生の時間巾が多く取れかつ小型化できる優
れたタイミング発生装置を提供することを課題とするも
のである。
課題を解決するための手段
本発明は上記課題を解決するために、発生すべきタイミ
ングデータを生成する手段と、とのデニタを記憶する手
段として半導体メモリを用い、上記記憶手段に対し書き
込み、かつメモリの最小のアクセス時間以上の周期で読
み出す手段と、上記周期内で信号の変化を可能にするた
めに補正データを記憶しこのデータを遅延させる手段を
設け、長い時間にわたりタイミングを発生させかつ小型
化・低コスト化を図ることができるようにした。もので
ある。
ングデータを生成する手段と、とのデニタを記憶する手
段として半導体メモリを用い、上記記憶手段に対し書き
込み、かつメモリの最小のアクセス時間以上の周期で読
み出す手段と、上記周期内で信号の変化を可能にするた
めに補正データを記憶しこのデータを遅延させる手段を
設け、長い時間にわたりタイミングを発生させかつ小型
化・低コスト化を図ることができるようにした。もので
ある。
作用
本発明は上記のような構成によ９次のような作用を有す
る。すなわちタイミングデータを記憶する手段として半
導体メモリを用いて装置を構成するため、長時間にわた
るタイミング発生の時間巾を多く取る場合でも回路規模
が小さくでき、装置の小型化・低コスト化をはかること
ができる。
る。すなわちタイミングデータを記憶する手段として半
導体メモリを用いて装置を構成するため、長時間にわた
るタイミング発生の時間巾を多く取る場合でも回路規模
が小さくでき、装置の小型化・低コスト化をはかること
ができる。
実施例
第１図は本発明の一実施例の構成を示すものである。１
００はタイミングデータ生成回路で発生すべきタイミン
グデータを生成するものであり、メモリ制御回路１０１
およびアドレスカウンタ１０２、クロック発生器１０３
に接続されている。メモリ制御回路１０１はメモリの書
き込み・読み込みを制御するもので、タイミングデータ
メモリ１０５、タイミング補正データメモリ１０４、ア
ドレスカウンタ１０２に接続されている。１０２はタイ
ミング発生のためにメモリをアクセスするアドレスを発
生するもので１０４． １０５に接続されている。１０
３はクロック発生器でタイミング発生の基本クロックと
して機能し、アドレスカウンタ１０２および各補正デー
タレジスタ１１０． １２０に接続されている。１０５
はタイミングデータメモリで発生すべきデータを記憶す
るもので、各パルス伸張器１１１． １２１に接続され
ている。１０４はタイミング補正データメモリでメモリ
の最小アクセス時間内のタイミングを発生させるための
補正値を記憶するものであシ、各補正データレジスタ１
１０． １２０に接続されている。
００はタイミングデータ生成回路で発生すべきタイミン
グデータを生成するものであり、メモリ制御回路１０１
およびアドレスカウンタ１０２、クロック発生器１０３
に接続されている。メモリ制御回路１０１はメモリの書
き込み・読み込みを制御するもので、タイミングデータ
メモリ１０５、タイミング補正データメモリ１０４、ア
ドレスカウンタ１０２に接続されている。１０２はタイ
ミング発生のためにメモリをアクセスするアドレスを発
生するもので１０４． １０５に接続されている。１０
３はクロック発生器でタイミング発生の基本クロックと
して機能し、アドレスカウンタ１０２および各補正デー
タレジスタ１１０． １２０に接続されている。１０５
はタイミングデータメモリで発生すべきデータを記憶す
るもので、各パルス伸張器１１１． １２１に接続され
ている。１０４はタイミング補正データメモリでメモリ
の最小アクセス時間内のタイミングを発生させるための
補正値を記憶するものであシ、各補正データレジスタ１
１０． １２０に接続されている。
次に上記実施例の動作について説明する。タイミングデ
ータ生成回路１００は発生すべきタイミングデータをク
ロック発生器１０３が発生するクロックのｎ倍周期のタ
イミングデータと１クロック周期以内のタイミング補正
データ（あまり分）に分解しメモリ制御回路１０１へ、
データカウント数と合わせて転送する。メモリ制御回路
１０１は後者のタイミング補正データをタイミング補正
データメモリ１０４へ、前者のタイミングデータをタイ
ミングデータメモリ１０５へそれぞれ書き込む。図３に
メモリへの書き込みデータフォーマットを示す（ｎ＝２
の場合）。次に１００は１０２をクリアするとともにク
ロック発生器１０３を起動する。すると１０３はクロッ
クの発生を開始し順次アドレスカウンタ１０２をカウン
トアツプする。アドレスカウンタ１０２は両データメモ
リ１０４． １０５をアクセスするアドレスを発生し、
両データメモリ１０４． １０５の内容が読み出されタ
イミング補正データメモリ１０４の内容は各補正データ
レジスタ１１０． １２０に取り込まれ、タイミングデ
ータメモリ１０５の内容は各パルス伸張器１１１． １
２１へ取り込まれる。各パルス伸張器１°１１． １２
１は各補正データレジスタ１１０、 １２０のデータに
従ってパルスを伸張して所定のタイミングを発生する。
ータ生成回路１００は発生すべきタイミングデータをク
ロック発生器１０３が発生するクロックのｎ倍周期のタ
イミングデータと１クロック周期以内のタイミング補正
データ（あまり分）に分解しメモリ制御回路１０１へ、
データカウント数と合わせて転送する。メモリ制御回路
１０１は後者のタイミング補正データをタイミング補正
データメモリ１０４へ、前者のタイミングデータをタイ
ミングデータメモリ１０５へそれぞれ書き込む。図３に
メモリへの書き込みデータフォーマットを示す（ｎ＝２
の場合）。次に１００は１０２をクリアするとともにク
ロック発生器１０３を起動する。すると１０３はクロッ
クの発生を開始し順次アドレスカウンタ１０２をカウン
トアツプする。アドレスカウンタ１０２は両データメモ
リ１０４． １０５をアクセスするアドレスを発生し、
両データメモリ１０４． １０５の内容が読み出されタ
イミング補正データメモリ１０４の内容は各補正データ
レジスタ１１０． １２０に取り込まれ、タイミングデ
ータメモリ１０５の内容は各パルス伸張器１１１． １
２１へ取り込まれる。各パルス伸張器１°１１． １２
１は各補正データレジスタ１１０、 １２０のデータに
従ってパルスを伸張して所定のタイミングを発生する。
発明の効果
本発明は上記実施例より明らかなように以下の効果を有
する。
する。
タイミングデータの記憶手段として半導体メモリを用い
ることによりタイミング発生の時間巾を多くとることが
でき、かつ小型化・低価格化を図ることができる。
ることによりタイミング発生の時間巾を多くとることが
でき、かつ小型化・低価格化を図ることができる。
第１図は本発明の一実施例におけるタイミング発生装置
のブロック図。第２図は従来例のタイミング発生装置の
ブロック図。第３図は本発明の動作タイミングチャート
である。 １００、 ２００・・・タイミングデータ生成回路、１
０１・・・メモリ制御回路、１０２・・・アドレスカウ
ンタ、１０３、 ２０２・・・クロック発生回路、１０
４・・・タイミング補正データメモリ、１０５・・・タ
イミングデータメモリ、１１０． １２０・・・補正デ
ータレジスタ、１１１゜１２１・・・パルス伸張器、２
０１・・・シフトレジスタ制御回路、２１０． ２１１
・・・シフトレジスタ。 代理人の氏名 弁理士 中 尾 敏 男ほか１名７ｍ２
図 擬りＦＪめ７叙２グ持生矛ＥＩＬ 手続補正書働式） ｌ事件の表示 昭和６３年特許願第 ３８１６２０ ２発明の名称 タイミング発生装置 ３補正をする者 事ｆ１との関係 特 許 出
願 大佐 所 大阪府門真市大字門真１００６番地
名 称 （５８２）松下電器産業株式会社代表者
谷 井 昭 雄 ４代理人 〒５７１ 住 所 大阪府門真市大字門真１００６番地松下電器
産業株式会社内 ６補正命令の日付 第２図 夜来４Ｐｌのタイミング発生嫂置
のブロック図。第２図は従来例のタイミング発生装置の
ブロック図。第３図は本発明の動作タイミングチャート
である。 １００、 ２００・・・タイミングデータ生成回路、１
０１・・・メモリ制御回路、１０２・・・アドレスカウ
ンタ、１０３、 ２０２・・・クロック発生回路、１０
４・・・タイミング補正データメモリ、１０５・・・タ
イミングデータメモリ、１１０． １２０・・・補正デ
ータレジスタ、１１１゜１２１・・・パルス伸張器、２
０１・・・シフトレジスタ制御回路、２１０． ２１１
・・・シフトレジスタ。 代理人の氏名 弁理士 中 尾 敏 男ほか１名７ｍ２
図 擬りＦＪめ７叙２グ持生矛ＥＩＬ 手続補正書働式） ｌ事件の表示 昭和６３年特許願第 ３８１６２０ ２発明の名称 タイミング発生装置 ３補正をする者 事ｆ１との関係 特 許 出
願 大佐 所 大阪府門真市大字門真１００６番地
名 称 （５８２）松下電器産業株式会社代表者
谷 井 昭 雄 ４代理人 〒５７１ 住 所 大阪府門真市大字門真１００６番地松下電器
産業株式会社内 ６補正命令の日付 第２図 夜来４Ｐｌのタイミング発生嫂置
Claims (1)
- 時間の基準を与えるクロックを発生する手段と、そのク
ロックの一周期の倍数で表す時間データとそのクロック
の一周期以内の時間を表す時間補正データとに別けてタ
イミングデータを生成する手段と、上記時間データを記
憶する手段と、上記時間補正データを記憶する手段と、
上記時間データならびに上記時間補正データに基ずいて
タイミング信号を発生する手段と、上記時間データと上
記時間補正データをそれぞれ上記両記憶手段に順次書き
込み、また上記両記憶手段から上記時間データならびに
上記時間補正データを周期的に読み出し上記タイミング
信号発生手段に転送する制御手段とを備えたタイミング
発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63038152A JPH01212911A (ja) | 1988-02-19 | 1988-02-19 | タイミング発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63038152A JPH01212911A (ja) | 1988-02-19 | 1988-02-19 | タイミング発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01212911A true JPH01212911A (ja) | 1989-08-25 |
Family
ID=12517441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63038152A Pending JPH01212911A (ja) | 1988-02-19 | 1988-02-19 | タイミング発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01212911A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7613265B2 (en) | 2006-09-05 | 2009-11-03 | International Business Machines Corporation | Systems, methods and computer program products for high speed data transfer using an external clock signal |
| US8098784B2 (en) | 2006-09-05 | 2012-01-17 | International Business Machines Corporation | Systems, methods and computer program products for high speed data transfer using a plurality of external clock signals |
-
1988
- 1988-02-19 JP JP63038152A patent/JPH01212911A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7613265B2 (en) | 2006-09-05 | 2009-11-03 | International Business Machines Corporation | Systems, methods and computer program products for high speed data transfer using an external clock signal |
| US8098784B2 (en) | 2006-09-05 | 2012-01-17 | International Business Machines Corporation | Systems, methods and computer program products for high speed data transfer using a plurality of external clock signals |
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