JPS59227086A - シフトレジスタ - Google Patents
シフトレジスタInfo
- Publication number
- JPS59227086A JPS59227086A JP58101063A JP10106383A JPS59227086A JP S59227086 A JPS59227086 A JP S59227086A JP 58101063 A JP58101063 A JP 58101063A JP 10106383 A JP10106383 A JP 10106383A JP S59227086 A JPS59227086 A JP S59227086A
- Authority
- JP
- Japan
- Prior art keywords
- ram
- circuit
- output
- data
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は安価々大容量のＲＡＭ（ランダムアクセスメモ
リ）を用いてシフトレジスタの機能を持つように回路構
成し、ＲＡＭの棲雑な手順なしにディジタル信号処理を
行い、かつ高速化したシフトレジスタに関する。
リ）を用いてシフトレジスタの機能を持つように回路構
成し、ＲＡＭの棲雑な手順なしにディジタル信号処理を
行い、かつ高速化したシフトレジスタに関する。
（ｂ） 技術の背景
読みギｉ＠可能なメモリには機能的に見た場合、ランダ
ムアクセスメモリ（ＲＡＭ）とシフトレジスタがある。
ムアクセスメモリ（ＲＡＭ）とシフトレジスタがある。
ＲＡ Ｍは汎用性がありね類も多く、計算機の主記俤を
始め、あらゆる場所で使われる。
始め、あらゆる場所で使われる。
これに対しシフトレジスタがランダムロジックの中のデ
ータの流れの中間バッファ的な使い方がなされることが
多く、又種類も少なく特に１チツプに収められているメ
モリ素子（フリップフロップｐ、ｐ、）ｇの規模がＲＡ
Ｍに比べて小さい。大容量のメモリ素子を持つシフト
レジスタを作ることは技術的には難しくないが、用途が
限られることから市場には出ないものと思われる。
ータの流れの中間バッファ的な使い方がなされることが
多く、又種類も少なく特に１チツプに収められているメ
モリ素子（フリップフロップｐ、ｐ、）ｇの規模がＲＡ
Ｍに比べて小さい。大容量のメモリ素子を持つシフト
レジスタを作ることは技術的には難しくないが、用途が
限られることから市場には出ないものと思われる。
しかし、デジタル信号処理分野では大容量シフトレジス
タの方がデータ処理速度が迎＜、核雑な手順なしに書込
めるので、ＲＡＭより便利な場合がしばしばある。その
−例はディジタルフィルタである。ディジタルフィルタ
は遅延素子と加算器、乗算器から構成される。その典型
的構成を第１図に示す。
タの方がデータ処理速度が迎＜、核雑な手順なしに書込
めるので、ＲＡＭより便利な場合がしばしばある。その
−例はディジタルフィルタである。ディジタルフィルタ
は遅延素子と加算器、乗算器から構成される。その典型
的構成を第１図に示す。
図において、ＤＩ、Ｄ２・・・・Ｄｎは遅延素子で、シ
フトレジスタを示し、最初のクロックで入力データけり
、に入シ、次のクロックでＤｌのデータはＤ２に移る。
フトレジスタを示し、最初のクロックで入力データけり
、に入シ、次のクロックでＤｌのデータはＤ２に移る。
以下人カクロソクと同期して順番に入力→Ｄ１→Ｄ２・
・・・Ｄ、とデータが移動していく０１．２は加算器、
３，４は乗算器を示し、Ｄｌ の出力信号に対し、乗れ
器３でｋｔ（常数）を川けた答を加算器１に出力１〜、
同じようにＤ２の出力信号に対し、乗算器３でｋｔ（常
数）を掛けだ答を加算器１に出力する。以下・・・・Ｄ
ｎまで同様に行い、それらを入力信号に加算し再びＤｌ
に入力するとともに、その信号を出口側の加算器２へも
出力する。
・・・Ｄ、とデータが移動していく０１．２は加算器、
３，４は乗算器を示し、Ｄｌ の出力信号に対し、乗れ
器３でｋｔ（常数）を川けた答を加算器１に出力１〜、
同じようにＤ２の出力信号に対し、乗算器３でｋｔ（常
数）を掛けだ答を加算器１に出力する。以下・・・・Ｄ
ｎまで同様に行い、それらを入力信号に加算し再びＤｌ
に入力するとともに、その信号を出口側の加算器２へも
出力する。
又同時にＤｌの出力信号に対し、乗算器４でに１（常数
）を捌けた答を加算器２に出力し、同じようにＤ２の出
力信号に対し乗算器４でに２（常数）をｊ±１けた答を
加算器２に出力する。以下・・・・Ｄｎ才で同様に行い
、それらを前述の加算器２に出力されている入力信号と
合算して最終出力信号としている０ なお、上記シフトレジスタはデータ語長をＷｂｉｔとす
ると、第２図（イ）の１）＋ ｒ Ｄ２ ・＝ＤｎのＤ
−ＦＦ（メモリ非子）が第２図（ロ）に示すように夫々
Ｗ個並列に接続される。
）を捌けた答を加算器２に出力し、同じようにＤ２の出
力信号に対し乗算器４でに２（常数）をｊ±１けた答を
加算器２に出力する。以下・・・・Ｄｎ才で同様に行い
、それらを前述の加算器２に出力されている入力信号と
合算して最終出力信号としている０ なお、上記シフトレジスタはデータ語長をＷｂｉｔとす
ると、第２図（イ）の１）＋ ｒ Ｄ２ ・＝ＤｎのＤ
−ＦＦ（メモリ非子）が第２図（ロ）に示すように夫々
Ｗ個並列に接続される。
（ｃ） 従米収術と問題点
従来よりＤｌ、Ｄ２・・・Ｄｎをハードウェアで実現す
る回路型式にはシフトレジスタを用いるものと、ＲＡ
Ｍを用いるものとがある。
る回路型式にはシフトレジスタを用いるものと、ＲＡ
Ｍを用いるものとがある。
シフトレジスタを用いるものけ、第２図よシ明らかなよ
うに特定のビットに注目すると、ＤｌからＤｎまでンー
ケンシャルにつながっているので、各ビットに対してｎ
ビット長のシフトレジスタを対応させ第１ば第１しｊの
、Ｉｆ、￥成が容易に実現できる。ｎビット−Ｋ（１１
より大きくてもよい）のシフトレジスタをＷ個並列に接
続することになる０この方法は最も一般的なもので、１
】が小さくてもよいときけ有利でメうる。全てＯＦＦが
同時に促１作するので高速化がはかれ、専用ノ・−ド向
は構成である。
うに特定のビットに注目すると、ＤｌからＤｎまでンー
ケンシャルにつながっているので、各ビットに対してｎ
ビット長のシフトレジスタを対応させ第１ば第１しｊの
、Ｉｆ、￥成が容易に実現できる。ｎビット−Ｋ（１１
より大きくてもよい）のシフトレジスタをＷ個並列に接
続することになる０この方法は最も一般的なもので、１
】が小さくてもよいときけ有利でメうる。全てＯＦＦが
同時に促１作するので高速化がはかれ、専用ノ・−ド向
は構成である。
（ＲＡ Ｍを用いる例）、上記例ではｎが大きく（１０
０以上）なると、回路ノｙ、４′μが大きくなる（一般
のシフトレジスタのビット−ｉは８程＋Ｊ！Ｌ）。”＝
り全てＯＦＦが駆動するので、消費？゛、力も大きい。
０以上）なると、回路ノｙ、４′μが大きくなる（一般
のシフトレジスタのビット−ｉは８程＋Ｊ！Ｌ）。”＝
り全てＯＦＦが駆動するので、消費？゛、力も大きい。
そこで特に高速性を要求されない分野あるいｉ−ｉプロ
セッサの演算速度に余裕がある場合、（例えばマイクロ
プロセッサによる音声帯域処理、計算機シミュレーンヨ
ンによるディジタルフィルタ）にはり、〜Ｄｎは主記憶
上即ちＲＡＭ上にとられる。
セッサの演算速度に余裕がある場合、（例えばマイクロ
プロセッサによる音声帯域処理、計算機シミュレーンヨ
ンによるディジタルフィルタ）にはり、〜Ｄｎは主記憶
上即ちＲＡＭ上にとられる。
ベースポインタから第０番地に病、第１番地にＤ２・・
・という具合に割当てる。たソしデータ語長ＷくＲＡＭ
のワード幅とする。
・という具合に割当てる。たソしデータ語長ＷくＲＡＭ
のワード幅とする。
フィルタの＠ Ｈ（ｄ−次のように行なわれる。
第０鞄地のデータにに、をかけ、第１番地のデータにに
２をかけ、・・・・第ｎ−１布地のデータにｋｎをかけ
て合劾する。次のクロックで新たなデータを取シ込んで
、ｉ’ｔＪｉＦ地に格納する前に、第０〜第１−１布地
の内容を１４地ずつ１１；・↓にシフトする必要がある
。こ力、には多くの命令を要することとなり、筒速性を
４．べなうＩＶｊ ’ｆｉ、’Ｑがある。
２をかけ、・・・・第ｎ−１布地のデータにｋｎをかけ
て合劾する。次のクロックで新たなデータを取シ込んで
、ｉ’ｔＪｉＦ地に格納する前に、第０〜第１−１布地
の内容を１４地ずつ１１；・↓にシフトする必要がある
。こ力、には多くの命令を要することとなり、筒速性を
４．べなうＩＶｊ ’ｆｉ、’Ｑがある。
（ｄ） 発・月の目的
本発明の目的＋（１： ＲＡ Ｍ Ｋ若干の周辺回路が
付加される構成により見かけ上シフトレジスタのように
複雑な手１願なしに書込めるようにして、データ処理速
度を速くしたシフトレジスタを提供することにある。
付加される構成により見かけ上シフトレジスタのように
複雑な手１願なしに書込めるようにして、データ処理速
度を速くしたシフトレジスタを提供することにある。
（ｅ） 発明の構成
そしてこの目的は本発明によれは、外部からのデータを
バッファに受け、該データをＲＡ Ｍに書込み、読み出
すシフトレジスタであって、該ｒｔｐ、ｙｘに順番に書
き込むためのタイミングを与えるクロックと、該ＲＡＭ
に書込み可能なパルスとするだめの書込みパルス発生回
路と、該書込みパルス発生回路の出力を該ＲＡＭに出力
し碧込むとともに、一定の遅延期間を以ってカウンタに
出力しカウンタアップシフ、該カウンタ出力と外部から
与えられる書込みポインタからの変位アドレスを加算す
る加算器と該加算器の出力をＲＡＭの読み出しアドレス
としたことを特徴とするシフトレジスタを提供すること
により達成している。
バッファに受け、該データをＲＡ Ｍに書込み、読み出
すシフトレジスタであって、該ｒｔｐ、ｙｘに順番に書
き込むためのタイミングを与えるクロックと、該ＲＡＭ
に書込み可能なパルスとするだめの書込みパルス発生回
路と、該書込みパルス発生回路の出力を該ＲＡＭに出力
し碧込むとともに、一定の遅延期間を以ってカウンタに
出力しカウンタアップシフ、該カウンタ出力と外部から
与えられる書込みポインタからの変位アドレスを加算す
る加算器と該加算器の出力をＲＡＭの読み出しアドレス
としたことを特徴とするシフトレジスタを提供すること
により達成している。
（ｆ） 発明の実施例
以下、本発明の実施例を図面によって詳述する。
第３図は本発明のシフトレジスタの１実施例の回路図で
ある。
ある。
図において、５はＦＦ回路で、データを１時的に保持す
るバッファ、６はＲＡＭ（ランダムアクセスメモリ）、
７はＣＬＫＦＦでサイクリックに書込んでいくときのタ
イミングを与えるクロック、８は書込みパルス発生回路
で、チエン回路Ｔ〜ＶとＮ ＯＴ回路９とＮＯＲ回路１
０とチェン回路ＴＳより植成され、読口Ｐ１″５より書
込み可能信号ＷＥをＲＡ Ｍ ６に出力するとともに、
遅延回路ＴＡＨで遅らせてカウンタ１１に出力しカウン
タ１１を動作させ、該カウンタ１１の出力と外部から与
えられる書込みポインタからの変位アドレス△ＡＤＲ（
Ｎｂ ｉ ｔ ）を加算器１２で加算し、その出力をＲ
−ＡＭ６に送りＲＡＭ６の読み出しアドレスとする。
るバッファ、６はＲＡＭ（ランダムアクセスメモリ）、
７はＣＬＫＦＦでサイクリックに書込んでいくときのタ
イミングを与えるクロック、８は書込みパルス発生回路
で、チエン回路Ｔ〜ＶとＮ ＯＴ回路９とＮＯＲ回路１
０とチェン回路ＴＳより植成され、読口Ｐ１″５より書
込み可能信号ＷＥをＲＡ Ｍ ６に出力するとともに、
遅延回路ＴＡＨで遅らせてカウンタ１１に出力しカウン
タ１１を動作させ、該カウンタ１１の出力と外部から与
えられる書込みポインタからの変位アドレス△ＡＤＲ（
Ｎｂ ｉ ｔ ）を加算器１２で加算し、その出力をＲ
−ＡＭ６に送りＲＡＭ６の読み出しアドレスとする。
△Ａ Ｄ Ｒを与えれば任意位置からデータがとれる。
なお１３は△Ａ Ｄ Ｒ−Ｂｑ止回路で、替込むときは
常にサイクリックに官くので、書込むときは常に０にす
るため信号△ＡＯをＡＮＤ回路で作る。
常にサイクリックに官くので、書込むときは常に０にす
るため信号△ＡＯをＡＮＤ回路で作る。
この信号が他の制御装訃゛、より送られて′帛に０であ
ｊ＋は△Ａ Ｄ Ｒ４４止回路１３ｉｄ付けなくともよ
い。
ｊ＋は△Ａ Ｄ Ｒ４４止回路１３ｉｄ付けなくともよ
い。
第４図は第３図に示す回路のタイミングチャートを示す
。
。
図において、ＣＬＫＦＦｉ’ｉザイクリノクに書込むだ
めのクロック信号のタイミングをＴＷ幅遅らせる。ＮＯ
Ｔ回路９の出力は反転してＢ出力となり、さらにＮＯＲ
回路１０の出力はＡ出力となり、その信号をＴＳ幅遅ら
せて、書込み可能信＋ｉＷＥをＲＡＭ６に出し、入力デ
ータ（ＤＡＴｉｎ）をＲＡＭ６に書込む。
めのクロック信号のタイミングをＴＷ幅遅らせる。ＮＯ
Ｔ回路９の出力は反転してＢ出力となり、さらにＮＯＲ
回路１０の出力はＡ出力となり、その信号をＴＳ幅遅ら
せて、書込み可能信＋ｉＷＥをＲＡＭ６に出し、入力デ
ータ（ＤＡＴｉｎ）をＲＡＭ６に書込む。
又巷、込みパルス発生回路８の（ｉ号を遅延回路でＴ
Ａ ＩＩ幅遅らせて、カウンタ１１に入力し、カウンタ
を動作させて次のアドレスにする。 なお、△ＡＯは引
込み時Ｏを示す。
Ａ ＩＩ幅遅らせて、カウンタ１１に入力し、カウンタ
を動作させて次のアドレスにする。 なお、△ＡＯは引
込み時Ｏを示す。
以上のようにＲＡ Ｍに若干の周辺回路を付加した回路
構成とすることで、ＲＡＭのアドレスを１ずつカウンタ
アップさせながらサイクリックに書込みが行え、見かけ
上はシフトレジスタと同じように［７ている。Ｒ，Ａ
Ｍにデータを取り込んで、帯地の内容を１番地づつ順に
シフトするとき、従来のＲＡＭのように多くの命令を８
云とせずに、順にシフトすればよいので、データ処理速
度が速くなる。又、ＲＡＭはシフトレジスタに比し消費
′成力が小さく、かつ１ビット当りの単価も安い。さら
に集積度も高いので小型化できる。
構成とすることで、ＲＡＭのアドレスを１ずつカウンタ
アップさせながらサイクリックに書込みが行え、見かけ
上はシフトレジスタと同じように［７ている。Ｒ，Ａ
Ｍにデータを取り込んで、帯地の内容を１番地づつ順に
シフトするとき、従来のＲＡＭのように多くの命令を８
云とせずに、順にシフトすればよいので、データ処理速
度が速くなる。又、ＲＡＭはシフトレジスタに比し消費
′成力が小さく、かつ１ビット当りの単価も安い。さら
に集積度も高いので小型化できる。
第５図は本発明の別の実施例の回路図である。
図は第３図の特別の場合を示すもので、ディジタル信号
処理において、入力データの最も古いデータのみを利用
する４、；；、合が結模多い。こういう場合、シフトレ
ジスタで行うのが一番簡単であるが、しかしピット長か
ものすごく長い場合、ＲＡＮｌの方が集積度より有利で
ある。この特別な場合は前記第３図の△Ａ Ｄ Ｒ４＝
Ｑにしておけばよいので、加算器１２が不要で、ｔ、
９、第５図のような回路構成でよい。
処理において、入力データの最も古いデータのみを利用
する４、；；、合が結模多い。こういう場合、シフトレ
ジスタで行うのが一番簡単であるが、しかしピット長か
ものすごく長い場合、ＲＡＮｌの方が集積度より有利で
ある。この特別な場合は前記第３図の△Ａ Ｄ Ｒ４＝
Ｑにしておけばよいので、加算器１２が不要で、ｔ、
９、第５図のような回路構成でよい。
第３１図で説明したように、現在省き込んだＲＡＭアド
レスよりポインタは一つ前のアドレスを指１゜ているの
で、その位置が１出古いデータである。
レスよりポインタは一つ前のアドレスを指１゜ているの
で、その位置が１出古いデータである。
第５図のように構成すれば、ポインタ位置のデータが常
に読み出され、最も古いデータのみを利用する場合に有
利である。
に読み出され、最も古いデータのみを利用する場合に有
利である。
（、Ｖ） 発明の効果
以上詳商に説明したように、本発明の７フトレジスタは
稗４；Ｔ＋も多く安価な大容句−のＲＡ ＩＶＩに若干
の周辺回路を付加する回路構成により、ＲＡＭのアドレ
スを１ずつカウントアツプさせながらサイクリ、・りに
書き込んで行くことと、Ｍ（、み出し７時に（は現在の
書き込みボイ／りから相対アドレスでアクセスする機能
をト１ち、見かけ上シフトレジスタと同じようにＲＡＭ
にデータを取り込で、番地の内容を１−俗地づつ順にシ
フトするとき、 従来のＲ，Ａ Ｍのように多くの命令
を必、渋とゼずに順にシフトすれ（七二よく、データ処
理速度か速い。又ＲＡＭが／フトレジスタγ（比し消費
電力が小さく、ビット当りの単節も安い。さらに集積度
も高く小型化できる等の効果がある。
稗４；Ｔ＋も多く安価な大容句−のＲＡ ＩＶＩに若干
の周辺回路を付加する回路構成により、ＲＡＭのアドレ
スを１ずつカウントアツプさせながらサイクリ、・りに
書き込んで行くことと、Ｍ（、み出し７時に（は現在の
書き込みボイ／りから相対アドレスでアクセスする機能
をト１ち、見かけ上シフトレジスタと同じようにＲＡＭ
にデータを取り込で、番地の内容を１−俗地づつ順にシ
フトするとき、 従来のＲ，Ａ Ｍのように多くの命令
を必、渋とゼずに順にシフトすれ（七二よく、データ処
理速度か速い。又ＲＡＭが／フトレジスタγ（比し消費
電力が小さく、ビット当りの単節も安い。さらに集積度
も高く小型化できる等の効果がある。
第１図はティジタルフィルタの構成図、第２図（ｄシフ
トレジスタの構成図、第３図は本発明のシフトレジスタ
の１実施例の回６゛６図、第４図は第３図の回路のタイ
ミングチャート、第５図は本発明の別の実施例の回路図
を示す。 図において、５はＦＦ回路、６ ｉ’ｊ： ＲＡ Ｍ、
７はクロック、８は書込みパルス発生回路、９はＮＯ
Ｔ回路、１０はＮＯＲ回路、１１はカラ／り、１２は加
算器、１３は△ＡＤＲＨ止回路である。 代理人 弁理士 松 岡 宏四−醍襟竿 １ 図 竿 ２ 口 、４２ （ロノ
竿 ３ 図 草 ４− 霞 ４Ａθ 蓼５ 口
トレジスタの構成図、第３図は本発明のシフトレジスタ
の１実施例の回６゛６図、第４図は第３図の回路のタイ
ミングチャート、第５図は本発明の別の実施例の回路図
を示す。 図において、５はＦＦ回路、６ ｉ’ｊ： ＲＡ Ｍ、
７はクロック、８は書込みパルス発生回路、９はＮＯ
Ｔ回路、１０はＮＯＲ回路、１１はカラ／り、１２は加
算器、１３は△ＡＤＲＨ止回路である。 代理人 弁理士 松 岡 宏四−醍襟竿 １ 図 竿 ２ 口 、４２ （ロノ
竿 ３ 図 草 ４− 霞 ４Ａθ 蓼５ 口
Claims (2)
- （１）外部からのデータをバッファに受け、該ブータラ
ＲＡ Ｍに書込み、読み出すシフトレジスタであって、
該ＲＡ ＭにＩｌ’Ｗ番に書き込むだめのタイミングを
与えるクロックと、該ＲＡＭに書込み可能なパルスとす
るための書込みパルス発生回路と、該書込みパルス発生
回路の出力を該ＲＡ Ｍに出力し書込むとともに、一定
の遅延期間を以ってカウンタに出力しカウンタアップさ
せ、該カウンタ出力と外部から与えられる書込みポイン
タからの変位アドレスを加算する加算器と、該加算器の
出力をＲＡ Ｍの読み出しアドレスとしたことを特徴と
するシフトレジスタ。 - （２）外部からのデータをバッファに受け、該データを
ＲＡＭに書込み、読み出すシフトレジスタであって、該
ＲＡＭに順奇に居込むだめのタイミングを与えるクロッ
クと該ＲＡ Ｍに書込みＵＪ能なパルスとするだめの書
込みパルス発生回路と該書込みパルス発生回路の出力を
該ＲＡＭに出力し書込むとともに、一定の遅延期間を以
ってカウンタに出力しカウントアツプさせ、該カウンタ
の出力を該ＲＡＭに出力し、ＲＡＭの読み出しアドレス
としたことを特徴とするシフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58101063A JPS59227086A (ja) | 1983-06-07 | 1983-06-07 | シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58101063A JPS59227086A (ja) | 1983-06-07 | 1983-06-07 | シフトレジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59227086A true JPS59227086A (ja) | 1984-12-20 |
Family
ID=14290648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58101063A Pending JPS59227086A (ja) | 1983-06-07 | 1983-06-07 | シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59227086A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6251387A (ja) * | 1985-08-30 | 1987-03-06 | Hitachi Ltd | 画像メモリ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5754190U (ja) * | 1980-08-27 | 1982-03-30 | ||
| JPS57124891U (ja) * | 1981-01-30 | 1982-08-04 | ||
| JPS57130394U (ja) * | 1981-01-31 | 1982-08-13 |
-
1983
- 1983-06-07 JP JP58101063A patent/JPS59227086A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5754190U (ja) * | 1980-08-27 | 1982-03-30 | ||
| JPS57124891U (ja) * | 1981-01-30 | 1982-08-04 | ||
| JPS57130394U (ja) * | 1981-01-31 | 1982-08-13 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6251387A (ja) * | 1985-08-30 | 1987-03-06 | Hitachi Ltd | 画像メモリ |
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