JP4674274B2 - 試験装置、情報処理システムおよびデータ伝送方法 - Google Patents
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Description
本発明は、被試験デバイスを試験する試験装置、情報処理システムおよびデータ伝送方法に関する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
1.米国特許出願第61/057206号 出願日 2008年5月30日
1.米国特許出願第61/057206号 出願日 2008年5月30日
半導体装置等を試験する試験装置は、1または複数の試験ユニットと、制御装置とを備える。各試験ユニットは、被試験デバイスに対して試験信号を与える。
制御装置は、各試験ユニットとシリアル通信ケーブル等で接続されたコンピュータにより実現される。制御装置は、複数の試験ユニットのそれぞれに対してコマンドを与えて、これら複数の試験ユニットを制御する。
例えば、制御装置は、試験ユニット内の記憶装置から試験結果等のデータを読み出す場合には、読出コマンドを試験ユニットへ発行して、当該読出コマンドの応答を受け取る。なお、制御装置は、読出コマンドを試験ユニットへ発行した場合には、当該読出コマンドに対応する応答を受け取るまで、他の処理を実行せずに待機しなければならない。
ところで、近年、試験装置は、被試験デバイスに試験信号を供給する試験ユニットを、より遠隔の制御装置から制御するようになっている。この結果、制御装置が読出コマンドを発行してから応答を取得するまでの往復時間が長くなり、制御装置の処理時間が長期化してしまっていた。
そこで本発明は、上記の課題を解決することのできる試験装置、情報処理システムおよびデータ伝送方法を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
上記課題を解決するために、本発明の第1の態様においては、被試験デバイスを試験する試験装置であって、被試験デバイスとの間で信号を授受する試験ユニットと、試験ユニットを制御する制御装置と、制御装置と試験ユニットとの間を中継する中継装置と、を備え、中継装置は、制御装置からコマンドを受けて、試験ユニットが有する記憶装置内の、制御装置により指定されたアドレスに記憶された読出データを読み出す読出コマンドを発行する読出発行部と、読出コマンドに応じて試験ユニットから返送された読出データをバッファリングするバッファ部と、制御装置から読出コマンドを受けて、バッファ部にバッファリングされた読出データを返送するデータ返送部と、を有する試験装置を提供する。
本発明の第2の態様においては、処理ユニットと、処理ユニットを制御する制御装置と、制御装置と処理ユニットとの間を中継する中継装置と、を備え、中継装置は、制御装置からコマンドを受けて、処理ユニットが有する記憶装置内の、制御装置により指定されたアドレスに記憶された読出データを読み出す読出コマンドを発行する読出発行部と、読出コマンドに応じて処理ユニットから返送された読出データをバッファリングするバッファ部と、制御装置から読出コマンドを受けて、バッファ部にバッファリングされた読出データを返送するデータ返送部と、を有する情報処理システムを提供する。
本発明の第3の態様においては、被試験デバイスを試験する試験装置により実行されるデータ伝送方法であって、試験装置は、被試験デバイスとの間で信号を授受する試験ユニットと、試験ユニットを制御する制御装置と、制御装置と試験ユニットとの間を中継する中継装置と、を備え、中継装置の読出発行部が、制御装置からコマンドを受けて、試験ユニットが有する記憶装置内の、制御装置により指定されたアドレスに記憶された読出データを読み出す読出コマンドを発行し、中継装置のバッファ部が、読出コマンドに応じて試験ユニットから返送された読出データをバッファリングし、中継装置のデータ返送部が、制御装置から読出コマンドを受けて、バッファ部にバッファリングされた読出データを返送するデータ伝送方法を提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図1は、本実施形態に係る試験装置10の構成を示す。試験装置10は、半導体装置等の被試験デバイスを試験する。試験装置10は、1または複数の試験ユニット12と、制御装置14と、中継装置16とを備える。
各試験ユニット12は、被試験デバイスとの間で信号を授受する。試験ユニット12は、一例として、被試験デバイスに対して試験パターンに応じた波形の試験信号を供給し、被試験デバイスからの応答信号と期待値パターンに応じた論理値と比較して被試験デバイスの良否を判定する。
制御装置14は、1または複数の試験ユニット12のそれぞれに対してコマンドを与えて、各試験ユニット12を制御する。制御装置14は、一例として、プログラムを実行することにより当該制御装置14として機能するコンピュータにより実現されてよい。
中継装置16は、制御装置14と1または複数の試験ユニット12とのそれぞれの間に伝送されるコマンドおよび応答を中継する。制御装置14と1または複数の中継装置16のそれぞれとの間は、一例として、シリアルデータを伝送する数メートル程度の1または複数の伝送路22により接続されてよい。また、中継装置16と各試験ユニット12との間は、パラレルデータを伝送するテスタバス24により接続されてよい。
図2は、本実施形態に係る試験ユニット12および中継装置16の構成を示す。中継装置16は、レジスタ26と、読出発行部28と、第1通信部30と、第2通信部32と、バッファ部34と、データ返送部36と、バスIF部38とを有する。
レジスタ26は、制御装置14からのコマンドによりデータが書き込まれる。本例においては、レジスタ26は、試験ユニット12が有する記憶装置内のアドレスを指定するデータが書き込まれる。
読出発行部28は、制御装置14からコマンドを受けて、試験ユニット12が有する記憶装置内の、制御装置14により指定されたアドレスに記憶された読出データを読み出す読出コマンドを発行する。本例においては、読出発行部28は、レジスタ26にデータが書き込まれたことに応じて、レジスタ26に書き込まれたデータに示されたアドレスに記憶された読出データを読み出す読出コマンドを発行する。
第1通信部30は、制御装置14から試験ユニット12へと送信されるコマンドを、制御装置14から受け取る。また、第1通信部30は、読出発行部28から発行された読出コマンドも受け取る。第1通信部30は、受け取ったコマンドを含むパケットを生成する。そして、第1通信部30は、生成したパケットを、バスIF部38を介して、当該パケットを送信すべき試験ユニット12に接続された伝送路22へと送信する。
第2通信部32は、1または複数の試験ユニット12のそれぞれから送信されたパケットを、バスIF部38を介して受信する。第2通信部32は、パケットに含まれるコマンドまたは送信したコマンドに対する応答を取り出す。そして、第2通信部32は、取り出したコマンドまたは応答を制御装置14へ送る。なお、第2通信部32は、読出発行部28により発行された読出コマンドに応じて試験ユニット12から返送された応答である読出データを取り出した場合には、制御装置14へ送るのに代えて、当該読出データをバッファ部34に書き込む。
バッファ部34は、第2通信部32により書き込まれた読出データをバッファリングする。データ返送部36は、制御装置14から読出コマンドを受けて、バッファ部34にバッファリングされた読出データを返送する。
なお、中継装置16は、複数の試験ユニット12のそれぞれに対応して設けられた複数のバッファ部34を有してもよい。この場合、複数のバッファ部34は、それぞれが、対応する試験ユニット12から返送された読出データをバッファリングする。また、この場合、データ返送部36は、読出コマンドにより指定された試験ユニット12に対応するバッファ部34から、読出データを読み出して制御装置14へ返送する。
バスIF部38は、当該中継装置16から試験ユニット12へ伝送されるデータを、当該中継装置16が取り扱う形式(例えばパラレルデータ)から、伝送路22の伝送形式(例えばシリアルデータ)に変換する。また、バスIF部38は、試験ユニット12から当該中継装置16へ伝送されるデータを、伝送路22の伝送形式(例えばシリアルデータ)から、当該中継装置16が取り扱う形式(例えばパラレルデータ)に変換する。
1または複数の試験ユニット12のそれぞれは、機能試験部42と、直流試験部44と、バスIF部46と、送受信部48とを有する。機能試験部42は、被試験デバイスに対して機能試験を実行する。機能試験部42は、制御装置14から与えられたコマンドに応じて動作する。
直流試験部44は、被試験デバイスに対して、直流電源電圧を供給する。さらに、直流試験部44は、被試験デバイスに対して直流試験を実行する。直流試験部44は、制御装置14から与えられたコマンドに応じて動作する。
バスIF部46は、当該試験ユニット12から中継装置16へ伝送されるデータを、当該試験ユニット12が取り扱う形式(例えばパラレルデータ)から、伝送路22の伝送形式(例えばシリアルデータ)に変換する。また、バスIF部46は、中継装置16から当該試験ユニット12へ伝送されるデータを、伝送路22の伝送形式(例えばシリアルデータ)から、当該試験ユニット12が取り扱う形式(例えばパラレルデータ)に変換する。
送受信部48は、制御装置14から当該試験ユニット12へと送信されたコマンドまたは応答を含むパケットを、バスIF部46を介して中継装置16から受信する。送受信部48は、パケットに含まれるコマンドまたは応答を取り出す。そして、送受信部48は、取り出したコマンドまたは応答を、機能試験部42または直流試験部44へ送る。
また、送受信部48は、機能試験部42および直流試験部44から制御装置14へと送信すべきコマンドまたは応答を受ける。送受信部48は、受け取ったコマンドまたは応答を含むパケットを生成する。そして、送受信部48は、生成したパケットを、バスIF部46を介して中継装置16へと送信する。
図3は、制御装置14が試験ユニット12に対して、通常の読出コマンドを発行した場合における、当該通常の読出コマンドの伝播の一例を示す。図3において、先頭に"srd"と記述されたコマンドは、記憶装置の指定されたアドレスからデータを読み出す読出コマンドを表わす。また、読出コマンドにおいて、"srd"に続く、"TH1 PG"は、データを読み出す場所を指定するアドレスを表わす。また、図3において、"srd TH1、PG"に続いて"DATA"が含まれたコマンドは、読出コマンドに対応する応答を表す。なお、図4においても同様である。
図3に示される読出コマンドは、制御装置14により発行される。制御装置14により発行された読出コマンドは、制御装置14→中継装置16→試験ユニット12の送受信部48→試験ユニット12の機能試験部42と順次に転送される。試験ユニット12の機能試験部42は、読出コマンドを受けると、当該読出コマンドにより示されたアドレスからデータを読み出して、読み出したデータを含む応答を発行する。そして、試験ユニット12の機能試験部42により発行された応答は、試験ユニット12の機能試験部42→試験ユニット12の送受信部48→中継装置16→制御装置14と順次に転送される。
なお、制御装置14は、読出コマンドを発行すると、当該読出コマンドに対する応答を受け取るまで、次の処理を実行することができない。従って、本例においては、制御装置14は、時刻2から、時刻12までは処理を実行することができない。
図4は、制御装置14が、図3に示された通常の読出コマンドとは異なるコマンドを発行して、試験ユニット12からデータを読み出す場合における、コマンドの伝播の一例を示す。本実施形態に係る制御装置14は、図3に示された通常の読出コマンドとは異なるコマンドを中継装置16に対して発行して、中継装置16に試験ユニット12からデータを読み出させ一時的に保持させる。本実施形態において、このような処理を、以下、ポステッドリードと呼ぶ。
なお、図4において、先頭に"swt PRD"と記述されたコマンドは、中継装置16にポステッドリードをさせることを指示する、制御装置14が中継装置16に発行する書込コマンドを表わす。"swt PRD"に続く、"TH1 PG(X)"は、ポステッドリードによって、データを読み出す場所を指定するアドレスを表わす。
また、図4において、"srd TP Buf"と記述されたコマンドは、中継装置16がポステッドリードにより一時的に保持しているデータの読み出しを指示する読出コマンドを表わす。また、図4において、"srd TP Buf"に続いて"DATA"が含まれたコマンドは、当該読出コマンドに対する応答を表す。
中継装置16にポステッドリードをさせる場合、まず、制御装置14は、書込コマンドを中継装置16に対して発行する。この場合において、制御装置14は、レジスタ26に、試験ユニット12が有する記憶装置内のアドレスを指定するデータを書き込む。
中継装置16の読出発行部28は、レジスタ26にデータが書き込まれたことをトリガとして、レジスタ26に書き込まれたデータに示されたアドレスに記憶された読出データを読み出す通常の読出コマンドを生成する。続いて、中継装置16の第1通信部30は、読出発行部28が生成した読出コマンドを含むパケットを生成して、対応する試験ユニット12へ転送する。
続いて、試験ユニット12の送受信部48は、中継装置16から読出コマンドを受け取る。試験ユニット12の送受信部48は、受け取った読出コマンドを対応する処理部(例えば、機能試験部42または直流試験部44)に与える。読出コマンドを受けた処理部は、当該読出コマンドにより指定された記憶装置内のアドレスに格納されたデータを、読出データとして送受信部48に返信する。続いて、試験ユニット12の送受信部48は、読出データを受けると、当該読出データを含むパケットを生成して中継装置16へ返信する。
続いて、中継装置16の第2通信部32は、試験ユニット12から読出データを含むパケットを受け取る。中継装置16の第2通信部32は、受け取ったパケットから読出データを抽出してバッファ部34に書き込む。これにより、中継装置16は、試験ユニット12からデータを読み出して、一時的に保持することができる。
さらに、ポステッドリードにより一時的に保持されている読出データを読み出す場合、制御装置14は、読出コマンドを中継装置16に対して発行する。中継装置16のデータ返送部36は、制御装置14から読出コマンドを受け取ると、バッファ部34にバッファリングされている読出データを制御装置14に返信する。
なお、データ返送部36は、制御装置14から確認コマンドを受けて、バッファ部34による読出データのバッファリング状態を示すステータス情報を返送する構成であってもよい。データ返送部36は、一例として、バッファ部34が読出データをバッファリングしているか否かを示すフラグ、または、バッファ部34内にバッファリングされている読出データの数等を、ステータス情報として返送してよい。これにより、制御装置14は、バッファ部34に読出データがバッファリングされていることを確認してから、中継装置16に対して読出コマンドを発行することができる。
また、データ返送部36は、制御装置14から読出コマンドを受けたときに、バッファ部34に読出データがバッファリングされていない場合には、バッファ部34に読出データがバッファリングされるまで読出コマンドを完了させなくてもよい。すなわち、データ返送部36は、バッファ部34に読出データがバッファリングされていない場合には、制御装置14から受けた読出コマンドに対するデータの返信を待機させてもよい。これにより、データ返送部36は、制御装置14から読出コマンドを受けたときに、読出データを確実に制御装置14に返信することができる。
このように、制御装置14は、試験ユニット12に対する読出コマンドを発行せずに、試験ユニット12が有する記憶装置内データを読み出すことができる。さらに、制御装置14は、読出コマンドを発行する場合とは異なり、当該書込コマンドを発行後、直ぐに次の処理を実行することができる。従って、図4の例においては、制御装置14は、時刻5以降において、他の処理を実行することができる。これにより、試験装置10によれば、制御装置14におけるデータ読み出しのための待機時間を無くし、試験ユニット12から効率良くデータを読み出すことができる。
なお、制御装置14は、書込コマンドに代えて読出コマンドにより、中継装置16にポステッドリードさせることを指示してもよい。この場合において、制御装置14は、レジスタ26からデータを読み出す読出コマンドを発行する。そして、読出発行部28は、レジスタ26からデータが読み出されたことをトリガとして、試験ユニット12が有する記憶装置内のアドレスからデータを読み出す通常の読出コマンドを発行してよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
例えば、試験装置10に限らない一般的な情報処理システムに、上記実施の形態を通じて説明した技術を適用することもできる。例えば、情報を処理する1または処理ユニットと、処理ユニットを制御する制御装置と、制御装置と処理ユニットとの間を中継する中継装置とを備える情報処理システムに上記の実施の形態を通じて説明した技術を適用することができる。この場合、情報処理システムの処理ユニットが、上記の実施形態の試験ユニット12と同様の機能及び構成を有し、情報処理システムの制御装置が、上記の実施形態の制御装置14と同様の機能及び構成を有し、情報処理システムの中継装置が、上記の実施形態の中継装置16と同様の機能及び構成を有する。
Claims (8)
- 被試験デバイスを試験する試験装置であって、
前記被試験デバイスとの間で信号を授受する試験ユニットと、
前記試験ユニットを制御する制御装置と、
前記制御装置と前記試験ユニットとの間を中継する中継装置と、
を備え、
前記中継装置は、
前記制御装置からコマンドを受けて、前記試験ユニットが有する記憶装置内の、前記制御装置により指定されたアドレスに記憶された読出データを読み出す読出コマンドを発行する読出発行部と、
前記読出コマンドに応じて前記試験ユニットから返送された前記読出データをバッファリングするバッファ部と、
前記制御装置から読出コマンドを受けて、前記バッファ部にバッファリングされた前記読出データを返送するデータ返送部と、
を有する試験装置。 - 前記中継装置は、前記制御装置からの前記コマンドによりデータが書き込まれるレジスタを更に有し、
前記読出発行部は、前記レジスタにデータが書き込まれたことに応じて、前記読出コマンドを発行する
請求項1に記載の試験装置。 - 前記制御装置は、前記試験ユニットが有する前記記憶装置内のアドレスを指定するデータを、前記レジスタに書き込み、
前記読出発行部は、前記レジスタに書き込まれたデータに示されたアドレスに記憶された読出データを読み出す前記読出コマンドを発行する
請求項2に記載の試験装置。 - 前記中継装置は、
前記データ返送部は、前記制御装置から確認コマンドを受けて、前記バッファ部による前記読出データのバッファリング状態を示すステータス情報を返送し、
請求項1から3の何れかに記載の試験装置。 - 前記データ返送部は、前記制御装置から前記読出コマンドを受けたときに、前記バッファ部に前記読出データがバッファリングされていない場合には、前記バッファ部に前記読出データがバッファリングされるまで前記読出コマンドを完了させない
請求項1から3の何れかに記載の試験装置。 - 複数の前記試験ユニットを備え、
前記中継装置は、前記複数の試験ユニットのそれぞれに対応して設けられ、それぞれが対応する前記試験ユニットから返送された前記読出データをバッファリングする複数の前記バッファ部を有する
請求項1から5の何れかに記載の試験装置。 - 処理ユニットと、
前記処理ユニットを制御する制御装置と、
前記制御装置と前記処理ユニットとの間を中継する中継装置と、
を備え、
前記中継装置は、
前記制御装置からコマンドを受けて、前記処理ユニットが有する記憶装置内の、前記制御装置により指定されたアドレスに記憶された読出データを読み出す読出コマンドを発行する読出発行部と、
前記読出コマンドに応じて前記処理ユニットから返送された前記読出データをバッファリングするバッファ部と、
前記制御装置から読出コマンドを受けて、前記バッファ部にバッファリングされた前記読出データを返送するデータ返送部と、
を有する情報処理システム。 - 被試験デバイスを試験する試験装置により実行されるデータ伝送方法であって、
前記試験装置は、
前記被試験デバイスとの間で信号を授受する試験ユニットと、
前記試験ユニットを制御する制御装置と、
前記制御装置と前記試験ユニットとの間を中継する中継装置と、
を備え、
前記中継装置の読出発行部が、前記制御装置からコマンドを受けて、前記試験ユニットが有する記憶装置内の、前記制御装置により指定されたアドレスに記憶された読出データを読み出す読出コマンドを発行し、
前記中継装置のバッファ部が、前記読出コマンドに応じて前記試験ユニットから返送された前記読出データをバッファリングし、
前記中継装置のデータ返送部が、前記制御装置から読出コマンドを受けて、前記バッファ部にバッファリングされた前記読出データを返送する
データ伝送方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US5720608P | 2008-05-30 | 2008-05-30 | |
US61/057,206 | 2008-05-30 | ||
PCT/JP2008/064347 WO2009144838A1 (ja) | 2008-05-30 | 2008-08-08 | 試験装置、情報処理システムおよびデータ伝送方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP4674274B2 true JP4674274B2 (ja) | 2011-04-20 |
JPWO2009144838A1 JPWO2009144838A1 (ja) | 2011-09-29 |
Family
ID=41376735
Family Applications (4)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010514324A Active JP4674273B2 (ja) | 2008-05-30 | 2008-08-07 | 試験装置および情報処理システム |
JP2010514325A Expired - Fee Related JP4674274B2 (ja) | 2008-05-30 | 2008-08-08 | 試験装置、情報処理システムおよびデータ伝送方法 |
JP2010514326A Pending JPWO2009144839A1 (ja) | 2008-05-30 | 2008-08-08 | 試験装置および情報処理システム |
JP2010514329A Active JP4674275B2 (ja) | 2008-05-30 | 2008-08-29 | 試験装置および試験方法 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010514324A Active JP4674273B2 (ja) | 2008-05-30 | 2008-08-07 | 試験装置および情報処理システム |
Family Applications After (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010514326A Pending JPWO2009144839A1 (ja) | 2008-05-30 | 2008-08-08 | 試験装置および情報処理システム |
JP2010514329A Active JP4674275B2 (ja) | 2008-05-30 | 2008-08-29 | 試験装置および試験方法 |
Country Status (4)
Country | Link |
---|---|
US (4) | US20110196638A1 (ja) |
JP (4) | JP4674273B2 (ja) |
KR (4) | KR101137537B1 (ja) |
WO (4) | WO2009144837A1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10288685B2 (en) * | 2014-04-30 | 2019-05-14 | Keysight Technologies, Inc. | Multi-bank digital stimulus response in a single field programmable gate array |
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CN114968365B (zh) * | 2022-07-27 | 2022-10-28 | 广州智慧城市发展研究院 | 适配器寄存器单元及包含其的主机适配器电路 |
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-
2008
- 2008-08-07 JP JP2010514324A patent/JP4674273B2/ja active Active
- 2008-08-07 KR KR1020107025746A patent/KR101137537B1/ko active IP Right Grant
- 2008-08-07 WO PCT/JP2008/064251 patent/WO2009144837A1/ja active Application Filing
- 2008-08-08 KR KR1020107025609A patent/KR101138198B1/ko active IP Right Grant
- 2008-08-08 JP JP2010514325A patent/JP4674274B2/ja not_active Expired - Fee Related
- 2008-08-08 JP JP2010514326A patent/JPWO2009144839A1/ja active Pending
- 2008-08-08 WO PCT/JP2008/064349 patent/WO2009144839A1/ja active Application Filing
- 2008-08-08 WO PCT/JP2008/064347 patent/WO2009144838A1/ja active Application Filing
- 2008-08-08 KR KR1020107025469A patent/KR101215387B1/ko not_active IP Right Cessation
- 2008-08-29 JP JP2010514329A patent/JP4674275B2/ja active Active
- 2008-08-29 KR KR1020107026131A patent/KR101137539B1/ko active IP Right Grant
- 2008-08-29 WO PCT/JP2008/065598 patent/WO2009144844A1/ja active Application Filing
-
2010
- 2010-11-09 US US12/942,915 patent/US20110196638A1/en not_active Abandoned
- 2010-11-12 US US12/945,736 patent/US8942946B2/en active Active
- 2010-11-12 US US12/945,758 patent/US20110208448A1/en not_active Abandoned
- 2010-11-12 US US12/945,731 patent/US8805634B2/en active Active
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Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
Publication number | Publication date |
---|---|
KR20110005271A (ko) | 2011-01-17 |
JP4674275B2 (ja) | 2011-04-20 |
KR101215387B1 (ko) | 2012-12-26 |
US20110208448A1 (en) | 2011-08-25 |
KR20110005273A (ko) | 2011-01-17 |
JPWO2009144839A1 (ja) | 2011-09-29 |
JPWO2009144837A1 (ja) | 2011-09-29 |
KR101137539B1 (ko) | 2012-04-23 |
KR20110005265A (ko) | 2011-01-17 |
JP4674273B2 (ja) | 2011-04-20 |
WO2009144838A1 (ja) | 2009-12-03 |
US20110208465A1 (en) | 2011-08-25 |
KR20110005283A (ko) | 2011-01-17 |
US20110282616A1 (en) | 2011-11-17 |
JPWO2009144844A1 (ja) | 2011-09-29 |
US20110196638A1 (en) | 2011-08-11 |
WO2009144839A1 (ja) | 2009-12-03 |
KR101137537B1 (ko) | 2012-04-23 |
WO2009144837A1 (ja) | 2009-12-03 |
US8942946B2 (en) | 2015-01-27 |
KR101138198B1 (ko) | 2012-05-14 |
JPWO2009144838A1 (ja) | 2011-09-29 |
WO2009144844A1 (ja) | 2009-12-03 |
US8805634B2 (en) | 2014-08-12 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110118 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140128 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140128 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |