JPWO2009144844A1 - 試験装置および試験方法 - Google Patents

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Abstract

半導体等の被試験デバイスを試験する試験装置であって、被試験デバイスの試験を制御する制御装置と、被試験デバイスとの間で信号を授受する試験ユニットと、制御装置から試験ユニットへと送信されるアクセス要求をバッファリングし、制御装置から予め定められたバッファ制御用アドレスへのライト要求の完了に先立って、先行してバッファリングしたアクセス要求を試験ユニット側へと発行するバッファ部と、を備える試験装置を提供する。

Description

本発明は、被試験デバイスを試験する試験装置および試験方法に関する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
１．米国特許出願第６１／０５７２０６号 出願日 ２００８年５月３０日
半導体装置等を試験する試験装置は、１または複数の試験ユニットと、制御装置とを備える。各試験ユニットは、被試験デバイスに対して試験信号を与える。
制御装置は、各試験ユニットとシリアル通信ケーブル等で接続されたコンピュータにより実現される。制御装置は、複数の試験ユニットのそれぞれに対してアクセス要求を与えて、これら複数の試験ユニットを制御する。また、制御装置により発行されたアクセス要求は、バッファに一時的に格納された後に、バス等を介して各試験ユニットへ与えられる。
また、制御装置は、バッファ内をクリアする場合、試験ユニットに対するリード要求を発行し、当該リード要求に対する応答を受け取るまで、新たなアクセス要求を発行しない。これにより、リード要求より先行して発行されたアクセス要求がバッファ内から試験ユニットへ押し出されるので、バッファ内がクリアされる。なお、制御装置は、リード要求を発行した場合には、当該リード要求に対応する応答を受け取るまで、他の処理を実行せずに待機しなければならない。
ところで、近年、試験装置は、被試験デバイスに試験信号を供給する試験ユニットを、より遠隔の制御装置から制御するようになっている。この結果、制御装置がリード要求を発行してから応答を取得するまでの往復時間が長くなっている。従って、制御装置は、バッファ内のアクセス要求をクリア場合の待機時間が長期化してしまっていた。
そこで本発明は、上記の課題を解決することのできる試験装置および試験方法を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
上記課題を解決するために、本発明の第１の態様においては、被試験デバイスを試験する試験装置であって、前記被試験デバイスの試験を制御する制御装置と、前記被試験デバイスとの間で信号を授受する試験ユニットと、前記制御装置から前記試験ユニットへと送信されるアクセス要求をバッファリングし、前記制御装置から予め定められたバッファ制御用アドレスへのライト要求の完了に先立って、先行してバッファリングしたアクセス要求を前記試験ユニット側へと発行するバッファ部と、を備える試験装置を提供する。
本発明の第２の態様においては、被試験デバイスを試験する試験装置による試験方法であって、前記試験装置は、前記被試験デバイスの試験を制御する制御装置と、前記被試験デバイスとの間で信号を授受する試験ユニットと、を備え、前記制御装置から前記試験ユニットへと送信されるアクセス要求をバッファリングし、前記制御装置から予め定められたバッファ制御用アドレスへのライト要求の完了に先立って、先行してバッファリングしたアクセス要求を前記試験ユニット側へと発行する試験方法を提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
図１は、本実施形態に係る試験装置１０の構成を示す。 図２は、本実施形態に係る試験ユニット１２および中継装置１６の構成を示す。 図３は、ライトアクセス要求およびリードアクセス要求の伝播の一例を示す。 図４は、図３のアクセス要求の列にバッファクリア要求を挿入したアクセス要求の列における、各アクセス要求の伝播の一例を示す。 図５は、図４のアクセス要求の列の実行順序を変更したアクセス要求の列における、各アクセス要求の伝播の一例を示す。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、本実施形態に係る試験装置１０の構成を示す。試験装置１０は、半導体装置等の被試験デバイスを試験する。試験装置１０は、１または複数の試験ユニット１２と、制御装置１４と、中継装置１６とを備える。
各試験ユニット１２は、被試験デバイスとの間で信号を授受する。試験ユニット１２は、一例として、被試験デバイスに対して試験パターンに応じた波形の試験信号を供給し、被試験デバイスからの応答信号と期待値パターンに応じた論理値と比較して被試験デバイスの良否を判定する。
制御装置１４は、１または複数の試験ユニット１２のそれぞれに対してアクセス要求を与えて、各試験ユニット１２を制御する。制御装置１４は、一例として、プログラムを実行することにより当該制御装置１４として機能するコンピュータにより実現されてよい。
中継装置１６は、制御装置１４と１または複数の試験ユニット１２とのそれぞれの間に伝送されるアクセス要求および応答を中継する。制御装置１４と中継装置１６との間は、パラレルデータを伝送するテスタバス２４により接続されてよい。中継装置１６と１または複数の試験ユニット１２との間は、一例として、シリアルデータを伝送する数メートル程度の１または複数の伝送路２２により接続されてよい。
図２は、本実施形態に係る試験ユニット１２および中継装置１６の構成を示す。中継装置１６は、１または複数のバッファ部３２と、１または複数のバスＩＦ部３４とを有する。
１または複数のバッファ部３２のそれぞれは、当該中継装置１６に接続された１または複数の試験ユニット１２のそれぞれに対応して設けられる。各バッファ部３２は、制御装置１４から対応する試験ユニット１２へと送信されるアクセス要求を受信して、バッファリングする。そして、各バッファ部３２は、バッファリングしたアクセス要求を対応する試験ユニット１２へ送信する。各バッファ部３２は、先行して受け取ったアクセス要求を先行して出力するバッファリング方式（すなわち、ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）方式）によりアクセス要求をバッファリングする。また、各バッファ部３２は、対応する試験ユニット１２からアクセス要求に応じた応答を受信して、制御装置１４へ転送する。
中継装置１６内の１または複数のバスＩＦ部３４のそれぞれは、当該中継装置１６に接続された１または複数の試験ユニット１２のそれぞれに対応して設けられる。各バスＩＦ部３４は、当該中継装置１６から試験ユニット１２へ伝送されるデータを、当該中継装置１６が取り扱う形式（例えばパラレルデータ）から、伝送路２２の伝送形式（例えばシリアルデータ）に変換する。また、各バスＩＦ部３４は、試験ユニット１２から当該中継装置１６へ伝送されるデータを、伝送路２２の伝送形式（例えばシリアルデータ）から、当該中継装置１６が取り扱う形式（例えばパラレルデータ）に変換する。
１または複数の試験ユニット１２のそれぞれは、機能試験部４２と、直流試験部４４と、バスＩＦ部４６と、送受信部４８とを有する。機能試験部４２は、被試験デバイスに対して機能試験を実行する。機能試験部４２は、制御装置１４から与えられたアクセス要求に応じて動作する。
直流試験部４４は、被試験デバイスに対して、直流電源電圧を供給する。さらに、直流試験部４４は、被試験デバイスに対して直流試験を実行する。直流試験部４４は、制御装置１４から与えられたアクセス要求に応じて動作する。
バスＩＦ部４６は、中継装置１６から当該試験ユニット１２へ伝送されるデータを、伝送路２２の伝送形式（例えばシリアルデータ）から当該試験ユニット１２が取り扱う形式（例えばパラレルデータ）に変換する。また、バスＩＦ部４６は、当該試験ユニット１２から中継装置１６へ伝送するデータを、当該試験ユニット１２が取り扱う形式（例えばパラレルデータ）から伝送路２２の伝送形式（例えばシリアルデータ）へ変換する。
送受信部４８は、制御装置１４から当該試験ユニット１２へと送信されたアクセス要求を、バスＩＦ部４６を介して中継装置１６から受信する。送受信部４８は、受信したアクセス要求を、機能試験部４２または直流試験部４４へ送る。また、送受信部４８は、制御装置１４へと送信すべき応答を、機能試験部４２または直流試験部４４から受け取る。送受信部４８は、受け取った応答を、バスＩＦ部４６を介して中継装置１６へと送信する。
図３は、ライトアクセス要求およびリードアクセス要求の伝播の一例を示す。なお、図３は、縦軸が時刻を表わし、横軸が各時刻におけるアクセス要求の伝播位置を表わす。なお、図４および図５においても同様である。
図３において、先頭に"ｓｗｔ"と記述されたアクセス要求は、記憶装置の指定されたアドレスにデータを書き込むライトアクセス要求を表わす。また、ライトアクセス要求において、"ｓｗｔ"に続く、"ＴＨ１、ＰＧ"等は、データを書き込む場所を指定するアドレスを表わす。また、ライトアクセス要求において、アドレス（"ＴＨ１ ＰＧ"）に続く"ＤＡＴＡ１"等は、書き込むべきデータを表わす。
また、図３において、先頭に"ｓｒｄ"と記述されたアクセス要求は、記憶装置の指定されたアドレスからデータを読み出すリードアクセス要求および当該リードアクセス要求の応答を表わす。また、リードアクセス要求において、"ｓｒｄ"に続く、"ＴＨ１ ＰＧ"等は、データを読み出す場所を指定するアドレスを表わす。
また、ライトアクセス要求およびリードアクセス要求のアドレスとして示された、"ＴＨ１"は、第１の試験ユニット１２を示し、ＴＨ２は、第２の試験ユニット１２を示す。また、"ＴＨ１"または"ＴＨ２"に続く"ＰＧ"は機能試験部４２を示し、"ＤＰＵ"は直流試験部４４を示す。なお、これらは、図４および図５においても同様である。
図３に示されるライトアクセス要求は、制御装置１４により発行される。制御装置１４により発行されたライトアクセス要求は、制御装置１４→中継装置１６→試験ユニット１２の送受信部４８→試験ユニット１２の機能試験部４２または直流試験部４４と順次に転送される。そして、試験ユニット１２の機能試験部４２または直流試験部４４は、ライトアクセス要求を受け取ると、当該ライトアクセス要求に含まれるデータを、指定されたアドレスに書き込む。
なお、制御装置１４は、ライトアクセス要求を発行すると、当該ライトアクセス要求を発行後、直ぐに次の処理を実行することができる。従って、制御装置１４は、ライトアクセス要求を連続して発行することができる。
図３に示されるリードアクセス要求は、制御装置１４により発行される。制御装置１４により発行されたリードアクセス要求は、制御装置１４→中継装置１６→試験ユニット１２の送受信部４８→試験ユニット１２の機能試験部４２または直流試験部４４と順次に転送される。試験ユニット１２の機能試験部４２または直流試験部４４は、リードアクセス要求を受けると、当該リードアクセス要求により示されたアドレスからデータを読み出して、読み出したデータを含む応答を発行する。そして、試験ユニット１２の機能試験部４２により発行された応答は、試験ユニット１２の機能試験部４２または直流試験部４４→試験ユニット１２の送受信部４８→中継装置１６→制御装置１４と順次に転送される。
なお、制御装置１４は、リードアクセス要求を発行すると、応答を受け取るまで、次の処理を実行することができない。従って、本例においては、制御装置１４は、時刻５から時刻９の間は処理を実行することができない。
図４は、図３のアクセス要求の列にバッファクリア要求を挿入したアクセス要求の列における、各アクセス要求の伝播の一例を示す。制御装置１４は、予め定められたバッファ制御用アドレスへのライトアクセス要求を発行することにより、中継装置１６内のバッファ部３２内に蓄積されたアクセス要求を試験ユニット１２側に押し出して、バッファ部３２の記憶領域の一部または全部をクリアすることができる。なお、バッファ部３２の記憶領域の一部または全部をクリアするとは、バッファ部３２内のアクセス要求を削除するのではなく、バッファ部３２内のアクセス要求を試験ユニット１２側に送信してバッファ部３２内に空き領域を形成することをいう。本実施形態において、このようなライトアクセス要求を、バッファクリア要求と呼ぶ。
なお、図４において、"Ｐｕｓｈ Ｂｕｆｆｅｒ１"と記述されたアクセス要求は、中継装置１６内の第１のバッファ部３２内の記憶領域の一部または全部をクリアするバッファクリア要求を示す。また、"Ｐｕｓｈ Ｂｕｆｆｅｒ２"と記述されたアクセス要求は、中継装置１６内の第２のバッファ部３２内の記憶領域の一部または全部をクリアするバッファクリア要求を示す。なお、これらは、図５においても同様である。
中継装置１６のそれぞれのバッファ部３２内の記憶領域をクリアさせる場合、制御装置１４は、それぞれのバッファ部３２について、予め定められたバッファ制御用アドレスへのライトアクセス要求であるバッファクリア要求を中継装置１６に対して発行する。
それぞれのバッファ部３２は、バッファクリア要求を受けると、当該バッファクリア要求に先行してバッファリングしたアクセス要求を試験ユニット１２へ送信する。そして、バッファ部３２は、先行してバッファリングしたアクセス要求の送信を終えると、当該バッファクリア要求の完了処理を実行する。
バッファ部３２は、完了処理として、例えば、完了を示す割り込みを制御装置１４に対して発行してよい。また、バッファ部３２は、完了処理として、例えば、制御装置１４によりアクセス可能なレジスタに対して完了した旨を表わす値を書き込んでもよい。
このように、バッファ部３２は、バッファクリア要求を受けると、当該バッファクリア要求の完了に先立って、先行してバッファリングしたアクセス要求を試験ユニット１２側へと発行する。換言すると、バッファ部３２は、先行してバッファリングしたアクセス要求の試験ユニット１２への送信処理を追い越さないように、当該バッファクリア要求の完了処理を行う。
このように、制御装置１４は、試験ユニット１２に対するリードアクセス要求を発行せずに、ライトアクセス要求を発行してバッファ部３２内をクリアすることができる。これにより、制御装置１４は、リードアクセス要求を発行する場合とは異なり、バッファクリア要求を発行後、バッファ部３２内のクリアの完了を待たずに、次の処理を実行することができる。例えば、図４に示す例においては、制御装置１４は、時刻４以降、または、時刻１５以降において他の処理を実行することができる。
また、制御装置１４は、複数のバッファ部３２のそれぞれについて、クリア指定情報を含むビットマップをバッファ制御用アドレスへと書き込むバッファクリア要求を発行してよい。ここで、クリア指定情報は、当該バッファ部３２内における先行してバッファリングしたアクセス要求を、接続先の試験ユニット１２側へと発行し終えることを保証するか否かを指定する情報である。
そして、先行するアクセス要求を発行し終えることを保証するクリア指定情報が指定されたそれぞれのバッファ部３２は、バッファクリア要求を受けたことに応じて、先行するアクセス要求を試験ユニット１２側へと発行し終えるまでの間、新たなアクセス要求をバッファリングしなくてよい。バッファ部３２は、一例として、バッファクリア要求を受けたことに応じて、与えられたアクセス要求をリトライさせる応答を制御装置１４に対して行ってよい。これにより、制御装置１４は、バッファ部３２内のアクセス要求が確実にクリアされるまで、処理を待機することができる。
また、制御装置１４は、一のバッファ部３２を介して試験ユニット１２へと送信すべきアクセス要求が、当該バッファ部３２がフル状態であることにより予め定められた基準リトライ回数以上リトライされたことに応じて、当該一のバッファ部３２内の先行するアクセス要求を発行し終えることを保証するクリア指定情報を含むビットマップをバッファ制御用アドレスへと書き込んでよい。この場合において、制御装置１４は、当該一のバッファ部３２を介したアクセス要求を中止する。
このような先行するアクセス要求を発行し終えることを保証するクリア指定情報が指定された一のバッファ部３２は、先行する未発行のアクセス要求の数（即ち、当該バッファ部３２においてバッファリングしているアクセス要求の数）が予め定められた基準未満となったことに応じて、制御装置１４に対して割り込みを発行する。そして、当該一のバッファ部３２から、先行する未発行のアクセス要求の数が基準未満となったことを示す割り込みを受けたことに応じて、当該一のバッファ部３２を介したアクセス要求を再開する。これにより、制御装置１４は、バッファ部３２内のアクセス要求がフル状態であって新たなアクセス要求を発行できない場合においては、所定時間経過してバッファ部３２が新たなアクセス要求を受け入れ可能となってから、アクセス要求を書き込むことができる。従って、制御装置１４は、無駄なリトライを減らすことができる。
図５は、図４のアクセス要求の列の実行順序を変更したアクセス要求の列における、各アクセス要求の伝播の一例を示す。制御装置１４は、一のバッファ部３２に対してバッファクリア要求を発行した後、当該一のバッファ部３２がバッファクリア要求に応じた処理を完了する前に、他のバッファ部３２に対して他のアクセス要求を発行してよい。
例えば、図５に示されるように、制御装置１４は、時刻５において第２のバッファ部３２に対してバッファクリア要求を発行している（図５のＰｕｓｈ Ｂｕｆｆｅｒ２）。この場合において、制御装置１４は、第２のバッファ部３２に対する当該バッファクリア要求が完了する前の時刻６において、第１のバッファ部３２に対してリードアクセス要求を発行している（図５のｓｒｄ ＴＨ１，ＰＧ）。
このように制御装置１４は、バッファクリア要求がライトアクセスであるので、要求発行後、直ぐに他のバッファ部３２に対してアクセス要求を発行することができる。これにより、制御装置１４は、効率良く処理することができる。
また、中継装置１６は、一の試験ユニット１２に対応して設けられた、複数のバッファ部３２を有する構成であってよい。例えば、中継装置１６は、一の試験ユニット１２に対応して、シングルアクセス用のバッファ部３２と、バーストアクセス用のバッファ部３２とを有する構成であってよい。シングルアクセス用のバッファ部３２は、一のアクセス要求により一のアドレスに対してアクセスするアクセス要求をバッファリングする。バーストアクセス用のバッファ部３２は、一のアクセス要求により複数のアドレスに対してアクセスするアクセス要求をバッファリングする。
このような場合、制御装置１４は、アクセス要求をバッファリングさせるバッファ部３２の切換時において、複数のバッファ部３２内をバッファクリア要求によりクリアしてよい。例えば、制御装置１４は、シングルアクセス要求の後にバーストアクセス要求を発行する場合、バーストアクセス要求の前にシングルアクセス用のバッファ部３２に対してバッファクリア要求を発行してよい。また、これに代えて、制御装置１４は、バーストアクセス要求の後にシングルアクセス要求を発行する場合、シングルアクセス要求の前にバーストアクセス用のバッファ部３２に対してバッファクリア要求を発行してよい。これにより、制御装置１４は、一の試験ユニット１２に対応して複数のバッファ部３２が設けられている場合であっても、当該制御装置１４によるアクセス要求の発行順どおりに、一の試験ユニット１２に対してアクセス要求を与えることができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
例えば、試験装置１０に限らない一般的な情報処理システムに、上記実施の形態を通じて説明した技術を適用することもできる。例えば、情報を処理する１または処理ユニットと、処理ユニットを制御する制御装置と、制御装置と処理ユニットとの間を中継する中継装置とを備える情報処理システムに上記の実施の形態を通じて説明した技術を適用することができる。この場合、情報処理システムの処理ユニットが、上記の実施形態の試験ユニット１２と同様の機能及び構成を有し、情報処理システムの制御装置が、上記の実施形態の制御装置１４と同様の機能及び構成を有し、情報処理システムの中継装置が、上記の実施形態の中継装置１６と同様の機能及び構成を有する。
また、請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

Claims (6)

  1. 被試験デバイスを試験する試験装置であって、
    前記被試験デバイスの試験を制御する制御装置と、
    前記被試験デバイスとの間で信号を授受する試験ユニットと、
    前記制御装置から前記試験ユニットへと送信されるアクセス要求をバッファリングし、前記制御装置から予め定められたバッファ制御用アドレスへのライト要求の完了に先立って、先行してバッファリングしたアクセス要求を前記試験ユニット側へと発行するバッファ部と、
    を備える試験装置。
  2. 前記バッファ部は、前記バッファ制御用アドレスへのライト要求を受けたことに応じて、先行してバッファリングしたアクセス要求を前記試験ユニット側へと発行し終えるまでの間、新たなアクセス要求をバッファリングしない請求項１に記載の試験装置。
  3. それぞれが少なくとも１つの前記試験ユニットに接続される複数の前記バッファ部を備え、
    前記制御装置は、前記複数のバッファ部のそれぞれについて先行してバッファリングしたアクセス要求を接続先の前記試験ユニット側へと発行し終えることを保証するか否かを指定するクリア指定情報を含むビットマップを前記バッファ制御用アドレスへと書き込むライト要求を発行し、
    前記制御装置から前記バッファ制御用アドレスに対する前記ライト要求を受け取ったことに応じて、先行するアクセス要求を発行し終えることを保証するクリア指定情報が指定されたそれぞれの前記バッファ部は、先行するアクセス要求を前記試験ユニット側へと発行し終えるまでの間、新たなアクセス要求をバッファリングしない請求項２に記載の試験装置。
  4. 先行するアクセス要求を発行し終えることを保証するクリア指定情報が指定された前記バッファ部は、先行する未発行のアクセス要求の数が予め定められた基準未満となったことに応じて、前記制御装置に対して割り込みを発行する請求項３に記載の試験装置。
  5. 前記制御装置は、
    一の前記バッファ部を介して前記試験ユニットへと送信すべきアクセス要求が、当該バッファ部がフル状態であることにより予め定められた基準リトライ回数以上リトライされたことに応じて、当該一のバッファ部内の先行するアクセス要求を発行し終えることを保証するクリア指定情報を含むビットマップを前記バッファ制御用アドレスへと書き込み、
    当該一のバッファ部を介したアクセス要求を中止し、
    前記一のバッファ部から、先行する未発行のアクセス要求の数が前記基準未満となったことを示す割り込みを受けたことに応じて、当該一のバッファ部を介したアクセス要求を再開する
    請求項４に記載の試験装置。
  6. 被試験デバイスを試験する試験装置による試験方法であって、
    前記試験装置は、
    前記被試験デバイスの試験を制御する制御装置と、
    前記被試験デバイスとの間で信号を授受する試験ユニットと、
    を備え、
    前記制御装置から前記試験ユニットへと送信されるアクセス要求をバッファリングし、前記制御装置から予め定められたバッファ制御用アドレスへのライト要求の完了に先立って、先行してバッファリングしたアクセス要求を前記試験ユニット側へと発行する
    試験方法。
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