JPWO2009144837A1 - 試験装置および情報処理システム - Google Patents

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Abstract

被試験デバイスを試験する試験装置であって、被試験デバイスとの間で信号を授受する試験ユニットと、試験ユニットを制御する制御装置と、制御装置と試験ユニットとの間を中継する中継装置と、を備え、中継装置は、制御装置から当該中継装置へのコマンドを受けて、試験ユニットへ転送する第1通信部と、コマンドを受け取った試験ユニットが当該中継装置へ折り返し返送する折返コマンドを受け取る第2通信部と、第2通信部が折返コマンドを受け取ったことに応じて、折返コマンドにより指定される処理を実行する実行部と、を有する試験装置を提供する。

Description

本発明は、被試験デバイスを試験する試験装置および情報処理システムに関する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
1.米国特許出願第61/057206号 出願日 2008年5月30日
半導体装置等を試験する試験装置は、1または複数の試験ユニットと、制御装置とを備える。各試験ユニットは、被試験デバイスに対して試験信号を与える。
制御装置は、各試験ユニットとシリアル通信ケーブル等で接続されたコンピュータにより実現される。制御装置は、複数の試験ユニットのそれぞれに対してコマンドを与えて、これら複数の試験ユニットを制御する。さらに、このような試験装置は、制御装置が頻繁にアクセスするタイマ装置等を、制御装置の近傍に備える。
ここで、試験ユニットが所定の処理を開始したタイミングにおいてタイマ装置により計時を開始させ、設定時間経過した後において、試験ユニットに他の処理を開始させるシーケンスを考える。この場合、制御装置は、まず、試験ユニットに所定の処理を開始させるコマンドを発行し、続いて、タイマ装置に計時開始を指示するタイマ開始コマンドを発行し、そして、設定時間経過後に試験ユニットに他の処理を開始させるコマンドを発行する。
しかし、このようなシーケンスを実行する場合、制御装置から試験ユニットへのコマンド伝播時間が、制御装置からタイマ装置へのコマンド伝播時間よりも長いと、試験ユニットによる所定の処理の開始前にタイマ装置による計時が開始されてしまう場合があった。従って、このようなシーケンスを実行する場合、試験ユニットおよびタイマ装置による処理の実行順序が、制御装置により発行されるコマンドの順序に整合しない場合があった。
この問題を解決するには、例えば、試験ユニットに所定の処理を開始させるコマンドの後且つタイマ開始コマンドの前において、試験ユニットへのリードコマンドを発行し、当該リードコマンドに応じて読み出されたデータを試験ユニットから受けてから、タイマ開始コマンドを発行することが考えられる。これにより、タイマ開始コマンドよりも前に試験ユニットに対して発行したコマンドが、当該試験ユニットにより既に実行が開始されていることが保証される。すなわち、試験ユニットおよびタイマ装置による処理の実行順序を、制御装置により発行されるコマンドの順序に整合させることができる。
しかしながら、リードコマンドを発行した制御装置は、当該リードコマンドに応じて読み出されたデータを試験ユニットから受け取るまで、他のコマンドを発行することができない。従って、このように、タイマ開始コマンドの前に試験ユニットへのリードコマンドを挿入した場合、制御装置は、冗長な待ち時間を消費しなければならなかった。
そこで本発明は、上記の課題を解決することのできる試験装置および情報処理システムを提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
上記課題を解決するために、本発明の第1の態様においては、被試験デバイスを試験する試験装置であって、被試験デバイスとの間で信号を授受する試験ユニットと、試験ユニットを制御する制御装置と、制御装置と試験ユニットとの間を中継する中継装置と、を備え、中継装置は、制御装置から当該中継装置へのコマンドを受けて、試験ユニットへ転送する第1通信部と、コマンドを受け取った試験ユニットが当該中継装置へ折り返し返送する折返コマンドを受け取る第2通信部と、第2通信部が折返コマンドを受け取ったことに応じて、折返コマンドにより指定される処理を実行する実行部と、を有する試験装置を提供する。
本発明の第2の態様においては、処理ユニットと、処理ユニットを制御する制御装置と、制御装置と処理ユニットとの間を中継する中継装置と、を備え、中継装置は、制御装置から当該中継装置へのコマンドを受けて、処理ユニットへ転送する第1通信部と、コマンドを受け取った処理ユニットが当該中継装置へ折り返し返送する折返コマンドを受け取る第2通信部と、第2通信部が折返コマンドを受け取ったことに応じて、折返コマンドにより指定される処理を実行する実行部と、を有する情報処理システムを提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
図1は、本発明の実施形態に係る試験装置10の構成を示す。 図2は、本発明の実施形態に係る試験ユニット12および中継装置16の構成を示す。 図3は、制御装置14が試験ユニット12に対して書込コマンドを発行した場合における、当該書込コマンドの伝播の一例を示す。 図4は、制御装置14が試験ユニット12に対して読出コマンドを発行した場合における、当該読出コマンドの伝播の一例を示す。 図5は、制御装置14が中継装置16に対してタイマ開始コマンドを発行した場合における、当該タイマ開始コマンドの伝播の第1例を示す。 図6は、制御装置14が中継装置16に対してタイマ読出コマンドを発行した場合における、当該タイマ読出コマンドの伝播の一例を示す。 図7は、制御装置14が中継装置16に対してタイマ開始コマンドを発行した場合における、当該タイマ開始コマンドの伝播の第2例を示す。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図1は、本実施形態に係る試験装置10の構成を示す。試験装置10は、半導体装置等の被試験デバイスを試験する。試験装置10は、1または複数の試験ユニット12と、制御装置14と、中継装置16とを備える。
各試験ユニット12は、被試験デバイスとの間で信号を授受する。試験ユニット12は、一例として、被試験デバイスに対して試験パターンに応じた波形の試験信号を供給し、被試験デバイスからの応答信号と期待値パターンに応じた論理値と比較して被試験デバイスの良否を判定する。
制御装置14は、1または複数の試験ユニット12のそれぞれに対してコマンドを与えて、各試験ユニット12を制御する。制御装置14は、一例として、プログラムを実行することにより当該制御装置14として機能するコンピュータにより実現されてよい。
中継装置16は、制御装置14と1または複数の試験ユニット12とのそれぞれの間に伝送されるコマンドおよび応答を中継する。制御装置14と1または複数の中継装置16のそれぞれとの間は、一例として、シリアルデータを伝送する数メートル程度の1または複数の伝送路22により接続されてよい。また、中継装置16と各試験ユニット12との間は、パラレルデータを伝送するテスタバス24により接続されてよい。
図2は、本実施形態に係る試験ユニット12および中継装置16の構成を示す。中継装置16は、第1通信部32と、第2通信部34と、実行部36と、バスIF部38とを有する。
第1通信部32は、制御装置14から試験ユニット12へと送信されるコマンドを、制御装置14から受け取る。第1通信部32は、受け取ったコマンドを含むパケットを生成する。そして、第1通信部32は、生成したパケットを、バスIF部38を介して、当該パケットを送信すべき試験ユニット12に接続された伝送路22へと送信する。
第2通信部34は、1または複数の試験ユニット12のそれぞれから送信されたパケットを、バスIF部38を介して受信する。第2通信部34は、パケットに含まれるコマンドまたは送信したコマンドに対する応答を取り出す。そして、第2通信部34は、取り出したコマンドまたは応答を制御装置14へ送る。
実行部36は、当該中継装置16に対して与えられたコマンドを受け取り、当該コマンドにより指定される処理を実行する。実行部36は、一例として、タイマ動作またはカウンタ動作を実行する。
例えばタイマ動作をする場合、実行部36は、タイマ開始コマンドを受けると、計時を開始する。実行部36は、計時を開始してから、予め定められた設定時間が経過した後、計時が終了する。実行部36は、計時が終了すると、計時が終了したことを示すフラグ等の情報をレジスタに書き込んでもよいし、タイマ開始コマンドの発行元に割り込みを与えてもよい。また、実行部36は、タイマ終了コマンドまたはタイマ一時停止コマンドが与えられるまで、計時を継続してもよい。
バスIF部38は、当該中継装置16から試験ユニット12へ伝送されるデータを、当該中継装置16が取り扱う形式(例えばパラレルデータ)から、伝送路22の伝送形式(例えばシリアルデータ)に変換する。また、バスIF部38は、試験ユニット12から当該中継装置16へ伝送されるデータを、伝送路22の伝送形式(例えばシリアルデータ)から、当該中継装置16が取り扱う形式(例えばパラレルデータ)に変換する。
1または複数の試験ユニット12のそれぞれは、機能試験部42と、直流試験部44と、バスIF部46と、送受信部48とを有する。機能試験部42は、被試験デバイスに対して機能試験を実行する。機能試験部42は、制御装置14から与えられたコマンドに応じて動作する。
直流試験部44は、被試験デバイスに対して、直流電源電圧を供給する。さらに、直流試験部44は、被試験デバイスに対して直流試験を実行する。直流試験部44は、制御装置14から与えられたコマンドに応じて動作する。
バスIF部46は、当該試験ユニット12から中継装置16へ伝送されるデータを、当該試験ユニット12が取り扱う形式(例えばパラレルデータ)から、伝送路22の伝送形式(例えばシリアルデータ)に変換する。また、バスIF部46は、中継装置16から当該試験ユニット12へ伝送されるデータを、伝送路22の伝送形式(例えばシリアルデータ)から、当該試験ユニット12が取り扱う形式(例えばパラレルデータ)に変換する。
送受信部48は、制御装置14から当該試験ユニット12へと送信されたコマンドまたは応答を含むパケットを、バスIF部46を介して中継装置16から受信する。送受信部48は、パケットに含まれるコマンドまたは応答を取り出す。そして、送受信部48は、取り出したコマンドまたは応答を、機能試験部42または直流試験部44へ送る。
また、送受信部48は、機能試験部42および直流試験部44から制御装置14へと送信すべきコマンドまたは応答を受ける。送受信部48は、受け取ったコマンドまたは応答を含むパケットを生成する。そして、送受信部48は、生成したパケットを、バスIF部46を介して中継装置16へと送信する。
このような構成の中継装置16および試験ユニット12は、制御装置14から、実行部36に処理を実行させるコマンド(例えばタイマ開始コマンドまたはカウンタ開始コマンド)を受けた場合、次のように動作する。まず、中継装置16の第1通信部32は、制御装置14から当該中継装置16へのコマンドを受ける。
続いて、第1通信部32は、制御装置14から当該中継装置16へのコマンドを受けると、当該コマンドを含むパケットを生成して試験ユニット12へ転送する。この場合において、第1通信部32は、一の試験ユニット12へ当該コマンドを含むパケットを転送してもよいし、当該中継装置16に接続された複数の試験ユニット12のそれぞれに対して当該コマンドを含むパケットを転送してもよい。
続いて、試験ユニット12の送受信部48は、中継装置16からコマンドを受けると、受け取ったコマンドを中継装置16へ折り返し返送する折返コマンドを生成する。そして、送受信部48は、折返コマンドを含むパケットを生成して中継装置16へ返送する。
続いて、中継装置16の第2通信部34は、折返コマンドを含むパケットを受け取ると、受け取ったパケットに含まれる折返コマンドを実行部36に与える。実行部36は、第2通信部34が折返コマンドを受け取ったことに応じて、折返コマンドにより指定される処理(例えば、タイマ動作またはカウンタ動作)を実行する。なお、実行部36は、第1通信部32が複数の試験ユニット12へコマンドを送った場合には、複数の試験ユニット12の全てから折返コマンドを受けたことに応じて、折返コマンドにより指定される処理を実行してよい。
このように中継装置16は、制御装置14から内部に有する実行部36への実行開始を指示するコマンドを受けた場合、当該コマンドを一旦試験ユニット12に転送して折り返しを受けてから、実行部36の実行を開始させる。これにより、試験装置10によれば、制御装置14から試験ユニット12へのコマンド伝播時間が制御装置14から実行部36へのコマンド伝播時間と比較して長い場合であっても、試験ユニット12および実行部36によるコマンドの実行順序を、制御装置14によるコマンドの発行順序と整合させることができる。
さらに、制御装置14は、中継装置16の内部に有する実行部36への実行開始を指示するコマンドとして、書込コマンドを発行することが好ましい。これにより、制御装置14は、コマンドを発行した後に、次のコマンドの発行および他の処理の実行を行なうことができるので、冗長な待ち時間を消費することなく、中継装置16を動作させることができる。
また、このような構成の中継装置16は、制御装置14から、実行部36による処理の実行結果を読み出す読出コマンド(例えば、タイマ読出コマンドまたはカウンタ読出コマンド)を受けた場合、次のように動作する。まず、中継装置16の第1通信部32は、制御装置14から、実行部36の実行結果を読み出す読出コマンドを受け取る。
続いて、実行部36は、第1通信部32が読出コマンドを受け取ったことに応じて、実行結果を、第2通信部34を介して制御装置14に返信する。また、中継装置16は、実行結果を読み出す読出コマンドに代えて、実行部36に値を設定する設定コマンド、および、実行部36の処理を一時停止させる一時停止コマンドを受けた場合も、同様に処理を実行してよい。
このように中継装置16は、制御装置14から内部に有する実行部36への読出コマンドを受けた場合、当該読出コマンドに対する応答を、試験ユニット12に転送せずに制御装置14に返信する。これにより、試験装置10によれば、読出コマンドに対する応答を、短時間で制御装置14に返信することができる。
図3は、制御装置14が試験ユニット12に対して書込コマンドを発行した場合における、当該書込コマンドの伝播の一例を示す。なお、図3は、縦軸が時刻を表わし、横軸が各時刻におけるコマンドの伝播位置を表わす。なお、図3以降の図においても同様である。
図3において、先頭に"swt"と記述されたコマンドは、記憶装置の指定されたアドレスにデータを書き込む書込コマンドを表わす。また、書込コマンドにおいて、"swt"に続く、"TH1、PG"は、データを書き込む場所を指定するアドレスを表わす。また、書込コマンドにおいて、アドレス("TH1 PG")に続く"DATA"は、書き込むべきデータを表わす。なお、図3以降の図においても同様である。
図3に示される書込コマンドは、制御装置14により発行される。制御装置14により発行された書込コマンドは、制御装置14→中継装置16→試験ユニット12の送受信部48→試験ユニット12の機能試験部42と順次に転送される。そして、試験ユニット12の機能試験部42は、書込コマンドを受け取ると、当該書込コマンドに含まれるデータを、指定されたアドレスに書き込む。
なお、制御装置14は、書込コマンドを発行すると、当該書込コマンドを発行後、直ぐに次の処理を実行することができる。従って、図3の例においては、制御装置14は、時刻2以降において、他の処理を実行することができる。
図4は、制御装置14が試験ユニット12に対して読出コマンドを発行した場合における、当該読出コマンドの伝播の一例を示す。図4において、先頭に"srd"と記述されたコマンドは、記憶装置の指定されたアドレスからデータを読み出す読出コマンドを表わす。また、読出コマンドにおいて、"srd"に続く、"TH1 PG"は、データを読み出す場所を指定するアドレスを表わす。また、図4において、"srd TH1、PG"に続いて"DATA"が含まれたコマンドは、読出コマンドに対応する応答を表す。この場合において "DATA"は、読出コマンドに応じて読み出されたデータを表わす。なお、図4以降の図においても同様である。
図4に示される読出コマンドは、制御装置14により発行される。制御装置14により発行された読出コマンドは、制御装置14→中継装置16→試験ユニット12の送受信部48→試験ユニット12の機能試験部42と順次に転送される。試験ユニット12の機能試験部42は、読出コマンドを受けると、当該読出コマンドにより示されたアドレスからデータを読み出して、読み出したデータを含む応答を発行する。そして、試験ユニット12の機能試験部42により発行された応答は、試験ユニット12の機能試験部42→試験ユニット12の送受信部48→中継装置16→制御装置14と順次に転送される。
なお、制御装置14は、読出コマンドを発行すると、応答を受け取るまで、次の処理を実行することができない。従って、本例においては、制御装置14は、時刻2から時刻13までは処理を実行することができない。
図5は、制御装置14が中継装置16に対してタイマ開始コマンドを発行した場合における、当該タイマ開始コマンドの伝播の第1例を示す。図5において、"swt TimerStart"と記述されたコマンドは、中継装置16内の実行部36にタイマ動作を開始させる書込コマンドを表わす。なお、図7においても同様である。
図5に示されるタイマ開始コマンドは、制御装置14により発行される。制御装置14により発行されたタイマ開始コマンドは、制御装置14から中継装置16に転送される。中継装置16は、タイマ開始コマンドを受けると、当該タイマ開始コマンドを試験ユニット12へ転送する。
試験ユニット12の送受信部48は、中継装置16からタイマ開始コマンドを受けると、受け取ったコマンドを、折返コマンドとして中継装置16へ返送する。そして、中継装置16内の実行部36は、試験ユニット12から折返コマンドを受け取ったことに応じて、タイマ動作を開始する。
このような試験装置10は、タイマ開始コマンドより前に発行されたコマンドが試験ユニット12に到着する前に、当該タイマ開始コマンドが中継装置16内の実行部36に到着することがない。これにより、試験装置10によれば、試験ユニット12および実行部36によるコマンドの実行順序を、制御装置14によるコマンドの発行順序と整合させることができる。
また、制御装置14は、書込コマンドであるタイマ開始コマンドを発行する。従って、制御装置14は、タイマ開始コマンドを発行した後に、直ぐに次の処理を実行することができる。従って、試験装置10によれば、制御装置14が冗長な待ち時間を消費することなく、タイマ動作を開始させることができる。なお、試験装置10は、タイマ動作以外の動作(例えばカウンタ動作)を中継装置16の実行部36により開始させる場合も、タイマ開始コマンドと同様にコマンドを転送する。
図6は、制御装置14が中継装置16に対してタイマ読出コマンドを発行した場合における、当該タイマ読出コマンドの伝播の一例を示す。図6において、"srd TimerRead"と記述されたコマンドは、中継装置16内の実行部36の計時結果を読み出すタイマ読出コマンドを表わす。
図6に示されるタイマ読出コマンドは、制御装置14により発行される。制御装置14により発行されたタイマ読出コマンドは、制御装置14から中継装置16に送信される。中継装置16は、タイマ読出コマンドを受けると、現時点のタイマの計時結果を読み出して、読み出したデータを含む応答を発行する。そして、中継装置16により発行された応答は、制御装置14に送信される。
このように中継装置16は、制御装置14がタイマによる計時結果を読み出す場合には、試験ユニット12へコマンドを転送せずに直接応答する。これにより、制御装置14は、タイマの計時結果を短時間で読み出すことができる。なお、制御装置14は、タイマの初期値を設定する場合、タイマ動作を停止する場合、および、タイマ動作を一次停止する場合等も、タイマ読出コマンドと同様の読出コマンドを発行してよい。
図7は、制御装置14が中継装置16に対してタイマ開始コマンドを発行した場合における、当該タイマ開始コマンドの伝播の第2例を示す。試験装置10が複数の試験ユニット12を備える場合、制御装置14により発行されたタイマ開始コマンドは、図5のように伝播されることに代えて、図7に示されるように伝播されてもよい。
すなわち、中継装置16は、制御装置14からタイマ開始コマンドを受けると、当該タイマ開始コマンドを複数の試験ユニット12のそれぞれに対して転送する。複数の試験ユニット12のそれぞれの送受信部48は、中継装置16からタイマ開始コマンドを受けると、受け取ったコマンドを、折返コマンドとして中継装置16へ返送する。
そして、中継装置16内の実行部36は、複数の試験ユニット12の全てから折返コマンドを受け取ったことに応じて、タイマ動作を開始する。このような試験装置10は、中継装置16から複数の試験ユニット12のそれぞれへのコマンド伝播時間が互いに異なる場合であっても、複数の試験ユニット12および実行部36によるコマンドの実行順序を、制御装置14によるコマンドの発行順序と整合させることができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
例えば、試験装置10に限らない一般的な情報処理システムに、上記実施の形態を通じて説明した技術を適用することもできる。例えば、情報を処理する1または処理ユニットと、処理ユニットを制御する制御装置と、制御装置と処理ユニットとの間を中継する中継装置とを備える情報処理システムに上記の実施の形態を通じて説明した技術を適用することができる。この場合、情報処理システムの処理ユニットが、上記の実施形態の試験ユニット12と同様の機能及び構成を有し、情報処理システムの制御装置が、上記の実施形態の制御装置14と同様の機能及び構成を有し、情報処理システムの中継装置が、上記の実施形態の中継装置16と同様の機能及び構成を有する。

Claims (6)

  1. 被試験デバイスを試験する試験装置であって、
    前記被試験デバイスとの間で信号を授受する試験ユニットと、
    前記試験ユニットを制御する制御装置と、
    前記制御装置と前記試験ユニットとの間を中継する中継装置と、
    を備え、
    前記中継装置は、
    前記制御装置から当該中継装置へのコマンドを受けて、前記試験ユニットへ転送する第1通信部と、
    前記コマンドを受け取った前記試験ユニットが当該中継装置へ折り返し返送する折返コマンドを受け取る第2通信部と、
    前記第2通信部が前記折返コマンドを受け取ったことに応じて、前記折返コマンドにより指定される処理を実行する実行部と、
    を有する試験装置。
  2. 前記実行部は、前記折返コマンドを受けたことに応じて、タイマ動作またはカウンタ動作を開始する
    請求項1に記載の試験装置。
  3. 複数の前記試験ユニットを備え、
    前記中継装置は、前記制御装置と、前記複数の試験ユニットのそれぞれとの間を中継し、
    前記第1通信部は、前記複数の試験ユニットのそれぞれに対して、前記コマンドを転送し、
    前記実行部は、前記複数の試験ユニットの全てから前記折返コマンドを受けたことに応じて、前記折返コマンドにより指定される処理を実行する
    請求項1から2の何れかに記載の試験装置。
  4. 前記制御装置は、前記中継装置へ書込コマンドを発行し、
    前記中継装置の前記第1通信部は、前記制御装置により発行された前記書込コマンドを、前記試験ユニットへ転送し、
    前記試験ユニットは、前記中継装置から前記書込コマンドを受けると、受け取った前記書込コマンドを前記折返コマンドとして前記中継装置へ返送し、
    前記中継装置の前記実行部は、前記試験ユニットから前記折返コマンドを受け取ったことに応じて処理を実行する
    請求項1から3の何れかに記載の試験装置。
  5. 前記第1通信部は、前記制御装置から、前記実行部の実行結果を読み出す読出コマンドを受け取り、
    前記実行部は、前記第1通信部が前記読出コマンドを受け取ったことに応じて、実行結果を前記制御装置に返信する
    請求項1から4の何れかに記載の試験装置。
  6. 処理ユニットと、
    前記処理ユニットを制御する制御装置と、
    前記制御装置と前記処理ユニットとの間を中継する中継装置と、
    を備え、
    前記中継装置は、
    前記制御装置から当該中継装置へのコマンドを受けて、前記処理ユニットへ転送する第1通信部と、
    前記コマンドを受け取った前記処理ユニットが当該中継装置へ折り返し返送する折返コマンドを受け取る第2通信部と、
    前記第2通信部が前記折返コマンドを受け取ったことに応じて、前記折返コマンドにより指定される処理を実行する実行部と、
    を有する情報処理システム。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10288685B2 (en) * 2014-04-30 2019-05-14 Keysight Technologies, Inc. Multi-bank digital stimulus response in a single field programmable gate array
TWI615619B (zh) * 2016-06-24 2018-02-21 致伸科技股份有限公司 與受測物通訊之方法以及應用該方法之系統
TWI653519B (zh) * 2017-05-03 2019-03-11 和碩聯合科技股份有限公司 配置單元、檢測系統及檢測方法
CN114968365B (zh) * 2022-07-27 2022-10-28 广州智慧城市发展研究院 适配器寄存器单元及包含其的主机适配器电路

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5460537A (en) 1977-10-24 1979-05-16 Nec Corp Interruption control unit
JPS5556259A (en) 1978-10-19 1980-04-24 Nec Corp Interruption circuit
JPS63213018A (ja) 1987-02-28 1988-09-05 Ricoh Co Ltd 外部記憶制御装置
US4949333A (en) * 1987-04-02 1990-08-14 Advanced Micro Devices, Inc. Enhanced universal asynchronous receiver-transmitter
JPH0581165A (ja) * 1991-09-19 1993-04-02 Fujitsu Ltd データ転送回路
JPH06295268A (ja) * 1993-04-07 1994-10-21 Fujitsu Ltd バスインタフェース回路
US5875293A (en) * 1995-08-08 1999-02-23 Dell Usa, L.P. System level functional testing through one or more I/O ports of an assembled computer system
US5894484A (en) * 1997-04-28 1999-04-13 Credence Systems Corporation Integrated circuit tester with distributed instruction processing
KR100295559B1 (ko) * 1998-05-14 2001-07-12 박종섭 램버스디램의번인테스트보드
US6263395B1 (en) * 1999-01-06 2001-07-17 Compaq Computer Corp. System and method for serial interrupt scanning
US6499121B1 (en) * 1999-03-01 2002-12-24 Formfactor, Inc. Distributed interface for parallel testing of multiple devices using a single tester channel
US6467007B1 (en) * 1999-05-19 2002-10-15 International Business Machines Corporation Processor reset generated via memory access interrupt
JP2002071762A (ja) * 2000-06-13 2002-03-12 Advantest Corp 半導体試験装置及びそのモニタ装置
WO2002056541A2 (en) * 2000-10-27 2002-07-18 Tekelec Us Methods and systems for testing comminications network components
US6862703B2 (en) * 2001-08-13 2005-03-01 Credence Systems Corporation Apparatus for testing memories with redundant storage elements
US7035755B2 (en) * 2001-08-17 2006-04-25 Credence Systems Corporation Circuit testing with ring-connected test instrument modules
ATE379811T1 (de) * 2002-10-15 2007-12-15 Socket Communications Inc Softwarekompatible parallele schnittstelle mit bidirektionalem handshaking für serielle peripherien
US7340364B1 (en) * 2003-02-26 2008-03-04 Advantest Corporation Test apparatus, and control method
JP4124345B2 (ja) * 2003-05-30 2008-07-23 シャープ株式会社 試験装置
DE602004017327D1 (de) 2003-08-06 2008-12-04 Advantest Corp Testvorrichtung, korrekturwert-verwaltungsverfahren und entsprechendes computerprogramm
JP2006119802A (ja) * 2004-10-20 2006-05-11 Hitachi Ltd マルチプロセッサシステム
US7454681B2 (en) * 2004-11-22 2008-11-18 Teradyne, Inc. Automatic test system with synchronized instruments
JP2006275986A (ja) * 2005-03-30 2006-10-12 Advantest Corp 診断プログラム、切替プログラム、試験装置、および診断方法
KR100735920B1 (ko) * 2005-12-28 2007-07-06 삼성전자주식회사 디바이스 테스트 장치 및 방법과, 그 인터페이스 장치
US7650555B2 (en) * 2006-07-27 2010-01-19 International Business Machines Corporation Method and apparatus for characterizing components of a device under test using on-chip trace logic analyzer
US7502708B2 (en) * 2006-10-12 2009-03-10 Advantest Corporation Test apparatus, and control method
KR20090077822A (ko) * 2006-10-12 2009-07-15 가부시키가이샤 어드밴티스트 시험장치 및 제어방법
US20090063085A1 (en) * 2007-09-05 2009-03-05 Teradyne,Inc. Pmu testing via a pe stage

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