JP2005084820A - 入出力装置の模擬機能を備えた制御装置 - Google Patents

Abstract

【課題】 本発明は、入出力装置や特定の入出力モジュールが存在しない時に、監視制御システムの試験や調整を制御プログラムを変更することなく効率的に行うことが可能な入出力装置の模擬機能を備えた制御装置を提供することを目的とする。
【解決手段】 共有バス４に接続された被制御対象１１を制御する第１の制御コントローラ２と、入出力装置６が存在しない時に模擬する共有バス４に接続された第２の制御コントローラ３とを備え、前記第２の制御コントローラ３は、前記第１の制御コントローラ２から前記入出力装置６に対するアクセス要求があった時に、そのアクセス要求を自動的に検知して、アクセス要求された前記入出力装置６の模擬応答を前記共有バス４を介して前記第１の制御コントローラに送信するようにしたことを特徴とする。
【選択図】 図１

Description

本発明は、産業設備の監視制御システムにおける制御装置に係り、特に、入出力装置が存在しない場合でも制御装置の試験を可能とする入出力装置の模擬機能を備えた制御装置に関する。

被制御対象を制御する制御装置の試験や調整において、特定の入出力装置が実際には存在しない状態下で、監視制御システムの試験や調整が行われる場合がある。

例えば、監視制御システムの試験や調整においては、入出力装置は被制御対象を構成する設備と接続するため、制御装置と分離して試験前に客先出荷される。このため、制御装置の試験段階においては、これらの特定の機器が存在しない状態で試験を行う場合が発生する。また、特定の機器の納期が遅れ、入出力装置が存在しない状態で調整に入る場合等もある。

このような場合、従来の技術においては、監視制御システムのアプリケーションプログラム全体の動作を専用の入出力エミュレーション装置によって行う方法が知られている（例えば、特許文献１参照）。

この特許文献１に記載される方法では、制御コントローラに搭載するアプリケーションプログラムはそのままとし、入出力エミュレーション装置の入出力装置とデバッガのホストコンピュータとを通信手段を介して接続し、そのホストコンピュータを入出力装置のエミュレータとして使用するものである。
特開２００１−２０９５５５号公報（第４−５頁、図１）

しかし、特許文献１に示す従来のエミュレーション方法では、デバッグ専用のエミュレーション装置であるため、入出力装置をエミュレーションしたプログラムを実際の制御装置に組み込んで再度確認する必要がある。しかし、このようなエミュレータを実際の制御装置の調整や試験時に使用することは作業効率も悪く、そのまま使用することは困難である。

また、通信手段で接続されたエミュレータは、応答速度が通信速度の影響を受けることや、エミュレータを起動する場合には一旦制御装置のアプリケーションプログラムを停止するため、実際の入出力応答の試験や調整には制約が多く、効率的に使用する上では問題がある。

本発明は上記問題点を解決するためになされたもので、特定の入出力装置が存在しない場合の制御システムの試験や調整を、使用される制御プログラムを変更することなく効率的に行うことが可能な入出力装置の模擬機能を備えた制御装置を提供することを目的とする。

上記目的を達成するために、本発明の入出力装置の模擬機能を備えた制御装置は、入出力装置に接続された被制御対象を制御することが可能な第１の制御コントローラと、前記入出力装置の模擬データが予め記憶されるメモリを内蔵し、前記第１の制御コントローラから前記入出力装置に対してアクセス要求があった時、そのアクセス要求を自動検知して、前記アクセス要求された前記入出力装置の応答として前記メモリから前記模擬データを読み出して前記第１の制御コントローラに送出する第２の制御コントローラとを具備することを特徴とする。

また、請求項６においては、入出力装置に接続された被制御対象を制御することが可能な第１の制御コントローラと、前記入出力装置の模擬データが予め記憶されるメモリと、前記第１の制御コントローラによって少なくとも前記入出力装置の存在の有無を示す情報及び入出力アドレス情報が予め記憶される共有メモリと、前記第１の制御コントローラから前記入出力装置に対してアクセス要求があった時に前記共有メモリを調べ、前記入出力装置が存在しない場合は前記入出力アドレス情報に基づき前記メモリから前記模擬データを読み出して前記第１の制御コントローラに送出する手段とを有する第２の制御コントローラとを具備することを特徴とする。

本発明によれば、第１の制御コントローラからのアクセス要求に対し入出力装置が存在しないことを自動検出して、第２の制御コントローラから模擬データを読み出して第１の制御コントローラに応答することが可能となる。したがって入出力装置が存在しない場合、制御プログラムの変更をすることなく、且つ、効率の良い試験や調整を行うことが可能となる。

また、第２の制御コントローラの共有メモリ上に、入出力装置の存在の有無を示す情報及び入出力アドレス情報を予め第１の制御コントローラから設定することが可能となり、制御システムの調整や試験の効率が向上する。

以下、本発明を図面を参照しながら説明する。

本発明による実施例１について図１乃至図４を参照して説明する。図１は、実施例１の制御システムの構成を示すブロック図である。図１において、本制御システムは、制御装置１と、この制御装置１によって制御される被制御対象１１とで構成される。

さらに、この制御装置１は、被制御対象１１の制御プログラムを内蔵する第１の制御コントローラ２と、被制御対象１１とのインタフェースを司る入出力装置６と、この入出力装置６の応答を模擬する第２の制御コントローラ３と、上記制御コントローラ２および制御コントローラ３とをバス上で接続する共有バス４と、この共有バス４と模擬される入出力装置６との間に接続され、入出力信号をインタフェースする入出力インタフェース５と、入出力装置６と入出力装置６とを接続する入出力バス５ａと、第1の制御コントローラ２と第２の制御コントローラ３と通信接続されるモニタ・プログラミング装置（以後、モニタ装置と呼ぶ。）７とから構成される。

次に、入出力装置６をシミュレートする第２の制御コントローラ３の詳細構成について、図２を参照して説明する。

図２において、第２の制御コントローラ３は、マイコンバス３０４に接続されるマイクロプロセッサ（以後、μＰと呼ぶ。）３０１と、このμＰ３０１の実行プログラムが格納されるプログラムメモリ３０２と、及びこのμＰ３０１の演算結果や、制御データ等が格納されるデータメモリ３０３を有する。これらプログラムメモリ３０２およびデータメモリ３０３もマイコンバス３０４に接続されている。

更に、マイコンバス３０４には、バスＩ／Ｆ３０５、アドレスレコーダ３０７及び入出力バス信号監視回路３０８（以降、Ｉ／Ｏバス信号監視回路と呼ぶ。）が接続され、上記バスＩ／Ｆ３０５はバスバッファ３０６と接続されている。このバスバッファ３０６は、図１に示す共有バス４に接続されている。

更にまた、アドレスデコーダ３０７及びＩ／Ｏバス信号監視回路３０８からは夫々割り込み信号Ｒ１及びＲ２がμＰ３０１に入力されている。

次に、このように構成された監視制御システムの制御装置１の全体動作について、図１及び図２を参照して説明する。

ここで、制御装置１によって模擬される入出力装置６は、通常、複数のユニットで構成され、さらに、その複数のユニットは多数のスロットに収納されるモジュール群で構成されていて、各モジュールが被制御対象１１の複数の装置と接続されるものである。

このような入出力装置６の特定の入出力モジュール（ここでは、ＳＭｎとする）に対するアクセス信号が第１の制御コントローラ２から共有バス４に出力されると、第２の制御コントローラ３のバスバッファ３０６を介してアドレスデコーダ３０７に送出される。すると、アドレスデコーダ３０７がそのアクセス信号を検出し、μＰ３０１に対して割り込み信号Ｒ１を出力して、該当する特定の入出力モジュールＳＭｎに対するアクセスがあったことを知らせる。

また、同様にバスバッファ３０６を介してアクセス信号を受信するＩ／Ｏバス信号監視回路３０８は、第１の制御コントローラ２からのアクセス信号に応答することが可能な入出力装置６の特定の入出力モジュールＳＭｎが存在するか否かを判断するため、入出力インタフェース５から入出力バス５ａに出力されるアクセス信号の出力時間を測定する。即ち、アクセス信号の出力時間の測定は、入出力バス５ａを測定する代わりに、第１の制御コントローラ２から共有バス４に出力されるアクセス信号の出力時間を第２の制御コントローラ３によって測定することにより達成される。そして、そのアクセス信号が所定の設定時間を経過しても存在している場合には、アクセスした特定の入出力モジュールＳＭｎが存在しないと判断して、Ｉ／Ｏバス信号監視回路３０８から割り込み信号Ｒ２によってμＰ３０１に知らせる。

すると、μＰ３０１は第１の制御コントローラ２からのアクセス信号を調べ、入力要求であれば、アクセスされたアドレスの所定の模擬データをデータメモリ３０３から読み出し、マイコンバス３０４を介してバスＩ／Ｆ３０５に出力する。そして、その模擬データはアクセスされた入出力装置６の応答として共有バス４を介して第１の制御コントローラ２に出力され、第１の制御コントローラ２に取り込まれる。

同様に、第１の制御コントローラ２からのアクセス信号が出力要求であれば、μＰ３０１から出力されたアクセスされたアドレスに対応する書き込みデータがデータメモリ３０３の対応するアドレスに書き込まれる。

このようにして、第１の制御コントローラ２は、アクセスしたい入出力装置６の存在を第２の制御コントローラ３で判定し、応答すべき入出力装置６が存在しない場合は、第２の制御コントローラ３が入出力装置６の動作を代行する。即ち、第２の制御コントローラ３のデータメモリ３０３に予め記憶された所定の模擬データを応答データとして共有バス４を介して第１の制御コントローラ２に出力するよう動作する。

以上の説明では、入出力装置６の存在をアクセス信号の出力時間の監視によって判定したが、入出力装置６の夫々のモジュール単位で、その存在の有無を予めモニタ装置７から第２の制御コントローラ３のデータメモリ３０３に設定しても良い。

この場合には、入出力装置６の存在状態を監視しなくとも入出力装置６の存在が予め知られているので、アドレスデコーダ３０７及びＩ／Ｏバス信号監視回路３０８を不要とすることができる。

図３は、第２の制御コントローラ３のデータメモリ３０３に格納される入出力装置６の存在を示すアドレス情報の一例を示す。このアドレス情報は、予めモニタ装置７で作成され、データ通信により第２の制御コントローラ３のデータメモリ３０３に格納しておく。

図３では、入出力装置６のユニット１、ユニット２のアドレス情報が示されている。そして、入出力スロット単位のＩＤ番号に対応して、入出力装置６を構成するユニットのユニット番号、当該ユニットを構成するモジュールのスロット番号、当該モジュールの入力／出力の種別、データ変数、入出力バス５ａ上での物理アドレス、データのワード数、及びスロットへのモジュールの装着有無が示される。なお、これから表現するアドレス情報とは、少なくともスロットのアドレスとそのデータ変数を含むものとして説明する。

モジュールの入力／出力の種別は、第１の制御コントローラ２から見たときと、第２の制御コントローラ３から見たときでは、入力と出力が逆の意味となる。この入出力装置６のスロット単位のアドレス情報を予めモニタ装置７から第２の制御コントローラ３のデータメモリ３０３の所定エリアに格納しておくことによって、第２の制御コントローラ３は、第１の制御コントローラ２がアクセスしたアドレスのモジュールの存在を、データメモリ３０３の当該所定エリアのデータを参照することにより判定することが可能になる。

また、被制御システムの調整や試験においては、入出力装置６が存在しない場合には、第２の制御コントローラ３に入出力装置６の応答特性を模擬するプログラムを予め搭載しておく必要がある。

この場合、図３に示したようなアドレス情報をモニタ装置７で作成し、第２の制御コントローラ３のデータメモリに３０３に記憶しておく。そして、第１の制御コントローラ２から入出力装置６に対して出力された出力データをデータ変数として第２の制御コントローラ３が受け、データメモリ３０３のデータ変数エリアに対応して予め格納する。そして、第１の制御コントローラ２から入力装置６に対するアクセスがあった場合、第２の制御コントローラ３は応答すべきデータメモリ３０３のデータ変数エリアから読み出して、第１の制御コントローラ２に送出する。

また、入出力装置６の種類には、アドレスを指定するだけでデータの入出力が可能なもの（単純入力および単純出力のタイプが該当）や、間接アドレス方式により入出力装置６の内部メモリやレジスタに対して入出力を実行する入出力装置（内部メモリ入出力のタイプが該当）が存在する。

このような内部メモリを備えた入出力装置６を模擬する第２の制御コントローラ３は、図４に示すように、データメモリ３０３に内部メモリを模擬する模擬テーブル３０３ａを備えている。そして、第１の制御コントローラ２からアクセスされたアドレスに対して第２の制御コントローラ３は模擬テーブル３０３ａにデータの入出力を行う。

このように、実施例１によれば、入出力装置６の特定のスロットのモジュールや、入出力装置６そのものが存在しない場合、さらには、入出力装置６にマイコン等のインテリジェスを備えたものであっても、その入出力装置６の応答を予めプログラムして第２の制御コントローラ３に格納しておくことによって、第１の制御コントローラ２の制御プログラムを変更することなく試験や調整を行うことができる。

図５は、本発明の実施例２の第２の制御コントローラ３の構成を示す図である。この図５の実施例２が図２の実施例１と異なる点は、アドレスデコーダ３０７とＩ／Ｏバス信号監視回路３０８に代えて共有メモリ３０９を備えた構成としたことにある。この共有メモリ３０９は、μＰ３０１及び第１の制御コントローラ２からアクセス可能なメモリである。

即ち、第１の制御コントローラ２からのアクセス信号は、共有バス４に接続されたバスバッファ３０６を介して共有メモリ３０９に入力される。また、この共有メモリ３０９は、マイコンバス３０４を介してμＰ３０１からもアクセスを可能としている。

そして、入出力装置６を模擬する第２の制御コントローラ３では、図３に示したアドレス情報の入出力物理アドレスを、共有メモリ３０９に割り付けるように変換する。この変換は、セグメント・オフセット方式のアドレス指定では、セグメント値を変更するだけで容易に実現できる。

このように割り付けすることにより、第１の制御コントローラ２から入出力装置６に対するアクセスは、全て第２の制御コントローラ３の共有メモリ３０９に対して実行され、アクセス対象のデータをデータ変数として使用することによって、入出力装置６の応答を模擬することが可能となる。

実施例２によれば、実施例１同様に存在しない入出力装置６の応答を第２の制御コントローラ３によって模擬することが可能となる。また、入出力装置６に対するアクセス信号の検出や、入出力装置６に対するアクセス毎に、入出力データを模擬する第２の制御コントローラ３のデータメモリ３０３との間で転送する処理を省略することができるため、入出力装置６の模擬が効率良く行うことが出来る。さらにまた、入出力装置６の存在有無を予め登録しておくことで、実施例１で説明した第２の制御コントローラ３のアドレスレコーダ３０７及びＩ／Ｏバス信号監視回路３０８を不要と出来るので、第２の制御コントローラ３を廉価な構成とすることが出来る。

図６は、本発明の監視制御システムの実施例３の構成を示すブロック図である。この実施例３では、存在しない入出力装置６のアドレス情報を遠隔地に設けられた模擬入出力装置８から提供を受け、制御装置１の試験や調整を効率的に行う。

この実施例３の各部については、実施例１の制御装置１と同じ部分は同一の符号で示し、その説明を省略する。実施例３が実施例１と異なる点は、制御装置１の第２の制御コントローラ３に代えて、伝送装置９ａを共有バス４に接続した構成とし、この伝送装置９ａと通信ライン１０を介して模擬入出力装置８の伝送装置９ｂが接続される構成とする。また、模擬入出力装置８の伝送装置９ｂにはモニタ装置７が接続されている。

模擬入出力装置８の伝送装置９ｂと制御装置１の伝送装置９ａとは同じ構成である。また、モニタ装置７には入出力装置６のアドレス情報が書き込まれる。

次に、伝送装置９ａ、９ｂの詳細構成について図７を参照して説明する。図７に示す伝送装置９ａ、９ｂは、図５の第２の制御コントローラ３と類似するので、同一の部分は同じ符号で示しその説明を省略する。

この伝送装置の９ａ、９ｂの構成が図５の第２の制御コントローラ３と異なる点は、模擬入出力装置８から入出力装置６のアドレス情報を伝送装置９ａの共有メモリ９０９に遠隔で設定するため、通信ライン１０と接続するための伝送インタフェース９１０（以後、伝送Ｉ／Ｆと呼ぶ。）を備えたことにある。

そして、伝送装置９ａ、９ｂの共有メモリ９０９には、制御装置１の試験に入る前に、予め遠隔地にある模擬入出力装置８に入出力装置６のアドレス情報を設定しておき、これを伝送装置９ｂ、通信ライン１０、伝送装置９ａの共有メモリ３０９に設定しておく。これにより、第１の制御コントローラ２は共有バス４に接続された伝送装置９ａのデータメモリ３０３及び共有メモリ９０９を用いて存在しない入出力装置６の応答を模擬する。以降の制御動作は実施例２と同様であるので、その説明は省略する。

なお、伝送装置９ｂから伝送装置９ａの共有メモリ９０９への設定は、上述した様に予め設定しておくことも可能であるが、第１の制御コントローラ２の制御プログラムの実行とは非同期で共有メモリ９０９に対して設定すれば、設定時に制御プログラムの動作を止める必要がない。

即ち、伝送装置９ｂの共有メモリ９０９と、伝送装置９ａ中の共有メモリ９０９のデータは、伝送によって同一に保たれる。したがって、伝送装置９ａに出力されたデータを、伝送装置９ｂ中の模擬プログラムで処理し、その結果を伝送装置９ｂの共有メモリに書き込むことで、伝送装置９ａ中の共有メモリ９０９に制御コントローラ２の入力データとして書き込むことで、伝送装置９ａ中の共有メモリ９０９にその入力データが設定される。

したがって、伝送速度の遅れ時間を含むものの、実際の制御制御システムに近い試験や調整が、遠隔地の模擬入出力装置８からの設定によっても可能となる。

以上説明したように、実施例３によれば、監視制御システムの調整現場に置かれた制御装置１の伝送装置９ａには、存在しない入出力装置６のアドレス情報が遠隔の模擬入出力装置８から設定することが可能となるので、監視制御システムの立ち上げ時に遠隔地からの支援も受けられ、調整試験の作業効率が良くすることが出来る。

本発明に係る監視制御システムの制御装置の実施例１を示す構成図。 図１の入出力装置を模擬する制御コントローラの構成図。 図１の入出力装置のアドレス情報の一例。 図１の第２の制御コントローラに設けた模擬テーブルを示す図。 本発明に係る監視制御システムの制御装置の実施例２を示す構成図。 本発明に係る監視制御システムの制御装置の実施例３を示す構成図。 図６の伝送装置の詳細な構成図。

符号の説明

１ 制御装置
２、３ 制御コントローラ
４ 共有バス
５ 入出力インタフェース
５ａ 入出力バス
６ 入出力装置
７ モニタ装置
８ 模擬入出力装置
９ａ、９ｂ 伝送装置
１０ 通信ライン
１１ 被制御対象
３０１ μＰ
３０２ プログラムメモリ
３０３ データメモリ
３０４ マイコンバス
３０５ バスＩ／Ｆ
３０６ バスバッファ
３０７ アドレスデコーダ
３０８ Ｉ／Ｏバス信号監視回路
９０９ 共有メモリ
９１０ 伝送Ｉ／Ｆ

Claims (7)

1. 入出力装置に接続された被制御対象を制御することが可能な第１の制御コントローラと、
   前記入出力装置の模擬データが予め記憶されるメモリを内蔵し、前記第１の制御コントローラから前記入出力装置に対してアクセス要求があった時、そのアクセス要求を自動検知して、前記アクセス要求された前記入出力装置の応答として前記メモリから前記模擬データを読み出して前記第１の制御コントローラに送出する第２の制御コントローラとを
   具備することを特徴とする入出力装置の模擬機能を備えた制御装置。
2. 前記第１及び第２の制御コントローラを接続する共有バスを有し、前記共有バスに前記入出力装置が接続可能に構成されていることを特徴とする請求項１に記載の入出力装置の模擬機能を備えた制御装置。
3. 前記第２の制御コントローラは、
   前記第１の制御装置から前記共有バスに出力される前記アクセス要求を検知するアドレスデコーダと、
   前記第１の制御装置から前記共有バスに出力される前記入出力装置への信号を監視することによって前記入出力装置が存在するか否かを判断するＩ／Ｏバス信号監視手段と、
   前記アクセス要求を処理して前記メモリから前記模擬データを読み出し、前記メモリへの書き込みを実行するＣＰＵと、
   前記模擬データを前記共有バスに出力するバスインタフェースとを
   更に有することを特徴とする請求項２に記載の入出力装置の模擬機能を備えた制御装置。
4. 前記アクセス要求を検知した場合、前記アドレスデコーダから前記ＣＰＵへ第１の割り込み信号を送信し、
   前記入出力装置が存在しない場合、前記Ｉ／Ｏバス信号監視手段から前記ＣＰＵへ第２の割り込み信号を送信することを特徴とする請求項３に記載の入出力装置の模擬機能を備えた制御装置。
5. 前記メモリに前記入出力装置の存在を示す情報が予め記憶されていることを特徴とする請求項１に記載の入出力装置の模擬機能を備えた制御装置。
6. 入出力装置に接続された被制御対象を制御することが可能な第１の制御コントローラと、
   前記入出力装置の模擬データが予め記憶されるメモリと、前記第１の制御コントローラによって少なくとも前記入出力装置の存在の有無を示す情報及び入出力アドレス情報が予め記憶される共有メモリと、前記第１の制御コントローラから前記入出力装置に対してアクセス要求があった時に前記共有メモリを調べ、前記入出力装置が存在しない場合は前記入出力アドレス情報に基づき前記メモリから前記模擬データを読み出して前記第１の制御コントローラに送出する手段とを有する第２の制御コントローラとを
   具備することを特徴とする入出力装置の模擬機能を備えた制御装置。
7. 入出力装置に接続された被制御対象を制御することが可能な第１の制御コントローラと、
   前記入出力装置の模擬データが予め記憶されるメモリと、前記入出力装置の存在の有無を示す情報及び入出力アドレス情報が記憶される共有メモリと、前記第１の制御コントローラから前記入出力装置に対してアクセス要求があった時に前記共有メモリを調べ、前記入出力装置が存在しない場合は前記入出力アドレス情報に基づき前記メモリから前記模擬データを読み出して前記第１の制御コントローラに送出する手段とを有する伝送装置と、
   前記伝送装置の前記共有メモリへ前記入出力装置の存在の有無を示す情報及び入出力アドレス情報と、前記伝送装置の前記メモリへ前記入出力装置の模擬データとを送出する模擬入出力装置とを
   具備することを特徴とする入出力装置の模擬機能を備えた制御装置。

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