JPWO2009144839A1 - 試験装置および情報処理システム - Google Patents

Abstract

被試験デバイスを試験する試験装置であって、それぞれが被試験デバイスと信号を授受する複数の処理部と、複数の処理部を制御する制御装置と、複数の処理部が発生した割り込みの要求を制御装置に通知する割込制御部と、を備え、割込制御部は、割込イネーブル状態においていずれかの処理部から割り込みの要求を受けた場合に、制御装置に割り込みを通知するとともに割込ディセーブル状態に遷移し、割込ディセーブル状態において処理部から割り込みの要求を受けた場合に、制御装置に割り込みを通知せず、割込ディセーブル状態において制御装置からの指示を受けた場合に、割込イネーブル状態に遷移する試験装置を提供する。

Description

本発明は、被試験デバイスを試験する試験装置および情報処理システムに関する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
１．米国特許出願第６１／０５７２０６号 出願日 ２００８年５月３０日

半導体装置等を試験する試験装置は、１または複数の試験ユニットと、制御装置とを備える。各試験ユニットは、被試験デバイスに対して試験信号を与える。

制御装置は、各試験ユニットとシリアル通信ケーブル等で接続されたコンピュータにより実現される。制御装置は、複数の試験ユニットのそれぞれに対してコマンドを与えて、これら複数の試験ユニットを制御する。

ところで、各試験ユニットは、パターン発生器等の処理部を有する。各処理部は、制御装置に対して割り込みを要求することができる。各処理部は、例えば、Ｌ論理からＨ論理へ変化する割込信号を、試験ユニット内の割込制御部に与えることにより、割り込みの要求をする。割込信号が与えられた割込制御部は、当該割込信号の立上りエッジを検出すると、割り込みを通知するパケットを制御装置に送信する。

また、各試験ユニットは、制御装置に対して割り込みの要求をする処理部を、複数備える構成であってよい。この場合、割込制御部は、複数の処理部のそれぞれから割込信号を受け取り、複数の処理部のそれぞれ毎に割り込みを通知するパケットを発生する。

しかし、２つの処理部（例えば第１の処理部および第２の処理部）から短い間隔で連続して割り込みの要求が発生すると、割込制御部は、第１の処理部からの割り込みの要求に応じた処理を制御装置が実行している最中または実行する直前に、第２の処理部からの割り込みの要求を制御装置に与えてしまう。このような場合、制御装置は、それぞれの割り込みの要求に応じた処理を正しく実行できないことがある。

また、割込制御部は、複数の処理部のそれぞれから出力された割込信号をＯＲ演算し、ＯＲ演算した信号のエッジに基づき、割り込みを通知するパケットを発生してもよい。これにより、２つの処理部が短い間隔で連続して割込要求を発生しても、後の割り込みの要求の発生を示すエッジが消えるので、割込制御部は、第１の処理部からの割り込みの要求に応じた処理の実行中等において、第２の処理部からの割り込みの要求を制御装置に与えることがなくなる。

しかし、このように複数の処理部のそれぞれから出力された割込信号をＯＲ演算した信号に基づき割り込みを要求するパケットを発生する場合、前の割り込みの要求に応じた処理が完了しても、後の割り込みの要求に応じたエッジが発生しない。従って、このような場合には、前の割り込みの要求に応じた処理が完了した後に、ＯＲ演算した信号を一旦クリアする等の処理をしなければならなかった。

そこで本発明は、上記の課題を解決することのできる試験装置および情報処理システムを提供することを目的とする。この目的は特許の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１の態様においては、被試験デバイスを試験する試験装置であって、それぞれが被試験デバイスと信号を授受する複数の処理部と、複数の処理部を制御する制御装置と、複数の処理部が発生した割り込みの要求を制御装置に通知する割込制御部と、を備え、割込制御部は、割込イネーブル状態においていずれかの処理部から割り込みの要求を受けた場合に、制御装置に割り込みを通知するとともに割込ディセーブル状態に遷移し、割込ディセーブル状態において処理部から割り込みの要求を受けた場合に、制御装置に割り込みを通知せず、割込ディセーブル状態において制御装置からの指示を受けた場合に、割込イネーブル状態に遷移する試験装置を提供する。

本発明の第２の態様においては、複数の処理部と、複数の処理部を制御する制御装置と、複数の処理部が発生した割り込みの要求を制御装置に通知する割込制御部と、を備え、割込制御部は、割込イネーブル状態においていずれかの処理部から割り込みの要求を受けた場合に、制御装置に割り込みを通知するとともに割込ディセーブル状態に遷移し、割込ディセーブル状態において処理部から割り込みの要求を受けた場合に、制御装置に割り込みを通知せず、割込ディセーブル状態において制御装置からの指示を受けた場合に、割込イネーブル状態に遷移する情報処理システムを提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

図１は、本実施形態に係る試験装置１０の構成を示す。 図２は、本実施形態に係る試験ユニット１２の構成を示す。 図３は、割込制御部４６の状態遷移を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係る試験装置１０の構成を示す。試験装置１０は、半導体装置等の被試験デバイスを試験する。試験装置１０は、１または複数の試験ユニット１２と、制御装置１４とを備える。

各試験ユニット１２は、被試験デバイスとの間で信号を授受する。試験ユニット１２は、一例として、被試験デバイスに対して試験パターンに応じた波形の試験信号を供給し、被試験デバイスからの応答信号と期待値パターンに応じた論理値と比較して被試験デバイスの良否を判定する。

制御装置１４は、１または複数の試験ユニット１２のそれぞれに対してコマンドを与えて、各試験ユニット１２を制御する。制御装置１４は、一例として、プログラムを実行することにより当該制御装置１４として機能するコンピュータにより実現されてよい。制御装置１４と１または複数の試験ユニット１２のそれぞれとの間は、一例として、シリアルデータを伝送する数メートル程度の１または複数の伝送路２２により接続されてよい。

図２は、本実施形態に係る試験ユニット１２の構成を示す。１または複数の試験ユニット１２のそれぞれは、複数の処理部４２と、信号合成部４４と、割込制御部４６と、パケット処理部４８とを有する。

複数の処理部４２は、それぞれが被試験デバイスと信号を授受する。本例においては、試験ユニット１２は、第１の処理部４２−１と、第２の処理部４２−２とを有する。第１の処理部４２−１は、被試験デバイスに対して機能試験を実行する。第２の処理部４２−２は、被試験デバイスに対して、直流電源電圧を供給する。さらに、第２の処理部４２−１は、被試験デバイスに対して直流試験を実行する。

また、複数の処理部４２のそれぞれは、制御装置１４から与えられたコマンドに応じて動作する。すなわち、複数の処理部４２のそれぞれは、制御装置１４により制御がされる。

さらに、複数の処理部４２のそれぞれは、制御装置１４に対して割り込みを要求する。本例において、複数の処理部４２のそれぞれは、制御装置１４に対して割り込みを要求しない場合には、第１レベル（例えばＬ論理レベル）となり、割り込みを要求する場合には、第２レベル（例えばＨ論理レベル）となる割込信号を発生する。すなわち、複数の処理部４２のそれぞれは、第１レベルから第２レベルに変化した場合に割り込みの要求が発生したことを示す割込信号を発生する。

信号合成部４４は、当該試験ユニット１２内の複数の処理部４２のそれぞれから出力された割込信号のうち少なくとも１つが第２レベルの場合に、第２レベルとなる信号を当該試験ユニット１２内の割込制御部４６に供給する。信号合成部４４は、第１レベルがＬ論理レベルであり、第２レベルがＨ論理レベルである割込信号が複数の処理部４２のそれぞれから与えられる場合には、与えられた複数の割込信号の論理和を演算した信号を割込制御部４６に供給する。

割込制御部４６は、複数の処理部４２が発生した割り込みの要求を制御装置１４に通知する。なお、割込制御部４６における制御の詳細については、図３において説明する。

パケット処理部４８は、制御装置１４から当該試験ユニット１２へと送信されたコマンドまたは応答を含むパケットを、伝送路２２を介して受信する。パケット処理部４８は、パケットに含まれるコマンドまたは応答を取り出す。そして、パケット処理部４８は、取り出したコマンドまたは応答を、複数の処理部４２のうち当該コマンドまたは応答に示された宛先へ送る。

また、パケット処理部４８は、複数の信号合成部４４のそれぞれから制御装置１４へと送信すべきコマンドまたは応答を受ける。パケット処理部４８は、受け取ったコマンドまたは応答を含むパケットを生成する。そして、パケット処理部４８は、生成したパケットを、伝送路２２を介して制御装置１４へと送信する。

さらに、パケット処理部４８は、割込制御部４６による割り込みの要求を通知するパケットを生成して、制御装置１４に送信する。また、パケット処理部４８は、割り込みの要求を通知するパケットを制御装置１４へ送信した後、後続の割り込みの要求を受け付けることが可能となったことを示すパケットを、制御装置１４から受信する。そして、パケット処理部４８は、後続の割り込みの要求を受け付けることが可能となった旨を割込制御部４６に通知する。

図３は、割込制御部４６の状態遷移を示す。割込制御部４６は、割込イネーブル状態ＳＴ１００および割込ディセーブル状態ＳＴ２００のいずれかの状態に遷移し、それぞれの状態において制御処理の内容を切り替える。

まず、割込制御部４６は、初期状態において、割込イネーブル状態ＳＴ１００に遷移する。割込制御部４６は、割込イネーブル状態ＳＴ１００においていずれかの処理部４２から割り込みの要求を受けた場合に、制御装置１４に割り込みの要求を通知する。即ち、割込制御部４６は、割込イネーブル状態ＳＴ１００において、複数の割込信号の少なくとも１つが第１レベルから第２レベルへ変化した場合（本例では信号合成部４４が出力した信号が第１レベルから第２レベルに変化した場合）、割り込みの要求を通知するパケットをパケット処理部４８により制御装置１４へ送信させる。これとともに、割込制御部４６は、割込イネーブル状態ＳＴ１００においていずれかの処理部４２から割り込みの要求を受けた場合に、割込イネーブル状態ＳＴ１００から割込ディセーブル状態ＳＴ２００に遷移する。

ここで、制御装置１４は、割込制御部４６から割り込み要求の通知を受けた場合に、当該割り込みを処理する。そして、制御装置１４は、当該割り込みの処理を完了して、後続の割り込みの要求を受け付け可能となったことに応じて、割り込みの要求の受け入れが可能となったことを割込制御部４６に通知する。例えば、制御装置１４は、割り込みの要求の受け入れが可能となったことを割込制御部４６に通知するパケットを、伝送路２２を介して試験ユニット１２へ送信する。また、試験ユニット１２内における割り込みを要求した処理部４２は、制御装置１４による割り込みの処理が完了すると、割込信号を第２レベルから第１レベルに変化させる。

割込制御部４６は、割込ディセーブル状態ＳＴ２００において処理部４２から割り込みの要求を受けた場合に、制御装置１４に割り込みの要求を通知しない。即ち、割込制御部４６は、割込ディセーブル状態ＳＴ２００において、複数の割込信号の少なくとも１つが第１レベルから第２レベルへ変化しても、割り込みの要求を通知するパケットを制御装置１４へ送信させない。

また、割込制御部４６は、割込ディセーブル状態ＳＴ２００において制御装置１４からの指示を受けた場合に、割込ディセーブル状態ＳＴ２００から割込イネーブル状態ＳＴ１００に遷移する。より詳しくは、割込制御部４６は、制御装置１４から割り込みの要求の受け入れが可能となったことの通知を受けた場合に、割込イネーブル状態ＳＴ１００に遷移する。

このように割込制御部４６は、制御装置１４に対して割り込みの要求を通知してから、制御装置１４が割り込みの要求の受け入れが可能となるまでの期間、割込ディセーブル状態ＳＴ２００に遷移している。これにより、割込制御部４６は、当該期間において、他の割り込みを制御装置１４に通知することがない。従って、制御装置１４は、それぞれの割り込み処理を正しく実行することができる。

また、割込制御部４６は、割込ディセーブル状態ＳＴ２００から割込イネーブル状態ＳＴ１００へ遷移したときに、複数の処理部４２のそれぞれから出力された割込信号の少なくとも１つが第２レベルの場合には、制御装置１４に割り込みを通知するとともに割込ディセーブル状態ＳＴ２００に遷移する。本例においては、割込制御部４６は、割込ディセーブル状態ＳＴ２００から割込イネーブル状態ＳＴ１００へ遷移したときに、信号合成部４４が出力した信号が第２レベルの場合には、制御装置１４に割り込みを通知するとともに割込ディセーブル状態ＳＴ２００に遷移する。これにより、割込制御部４６は、制御装置１４による割り込みの要求に応じた処理を完了した後に、複数の処理部４２のそれぞれから出力された割込信号を一旦クリア等する処理を行わなくても、各割り込みの要求を制御装置１４に通知することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

例えば、試験装置１０に限らない一般的な情報処理システムに、上記実施の形態を通じて説明した技術を適用することもできる。例えば、情報を処理する１または処理ユニットと、処理ユニットを制御する制御装置とを備える情報処理システムに上記の実施の形態を通じて説明した技術を適用することができる。この場合、情報処理システムの処理ユニットが、上記の実施形態の試験ユニット１２と同様の機能及び構成を有し、情報処理システムの制御装置が、上記の実施形態の制御装置１４と同様の機能及び構成を有する。

Claims (6)

1. 被試験デバイスを試験する試験装置であって、
   それぞれが前記被試験デバイスと信号を授受する複数の処理部と、
   前記複数の処理部を制御する制御装置と、
   前記複数の処理部が発生した割り込みの要求を前記制御装置に通知する割込制御部と、
   を備え、
   前記割込制御部は、
   割込イネーブル状態においていずれかの前記処理部から割り込みの要求を受けた場合に、前記制御装置に割り込みを通知するとともに割込ディセーブル状態に遷移し、
   前記割込ディセーブル状態において前記処理部から割り込みの要求を受けた場合に、前記制御装置に割り込みを通知せず、
   前記割込ディセーブル状態において前記制御装置からの指示を受けた場合に、前記割込イネーブル状態に遷移する
   試験装置。
2. 前記制御装置は、
   前記割込制御部から割り込み要求の通知を受けた場合に、当該割り込みを処理し、
   後続の割り込みの要求を受け付け可能となったことに応じて、割り込みの要求の受け入れが可能となったことを前記割込制御部に通知する
   請求項１に記載の試験装置。
3. 前記割込制御部による割り込みの要求を通知するパケットを生成して、前記制御装置に送信するパケット処理部を更に備える
   請求項１から２の何れかに記載の試験装置。
4. 前記複数の処理部のそれぞれは、第１レベルから第２レベルに変化した場合に割り込みの要求が発生したことを示す割込信号を出力し、
   前記割込制御部は、前記割込ディセーブル状態から前記割込イネーブル状態へ遷移したときに、前記複数の処理部のそれぞれから出力された前記割込信号の少なくとも１つが前記第２レベルの場合には、前記制御装置に割り込みを通知するとともに前記割込ディセーブル状態に遷移する
   請求項１から３の何れかに記載の試験装置。
5. それぞれが、複数の前記処理部と、前記割込制御部と、信号合成部とを有する１または複数の試験ユニットを備え、
   前記信号合成部は、当該試験ユニット内の前記複数の処理部のそれぞれから出力された前記割込信号のうち少なくとも１つが前記第２レベルの場合に、前記第２レベルとなる信号を、当該試験ユニット内の前記割込制御部に供給する
   請求項４に記載の試験装置。
6. 複数の処理部と、
   前記複数の処理部を制御する制御装置と、
   前記複数の処理部が発生した割り込みの要求を前記制御装置に通知する割込制御部と、
   を備え、
   前記割込制御部は、
   割込イネーブル状態においていずれかの前記処理部から割り込みの要求を受けた場合に、前記制御装置に割り込みを通知するとともに割込ディセーブル状態に遷移し、
   前記割込ディセーブル状態において前記処理部から割り込みの要求を受けた場合に、前記制御装置に割り込みを通知せず、
   前記割込ディセーブル状態において前記制御装置からの指示を受けた場合に、前記割込イネーブル状態に遷移する
   情報処理システム。

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