KR20110005265A - 시험 장치 및 정보 처리 시스템 - Google Patents

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Abstract

피시험 디바이스를 시험하는 시험 장치에 있어서, 각각이 피시험 디바이스와 신호를 주고 받는 복수의 처리부와, 복수의 처리부를 제어하는 제어 장치와, 복수의 처리부가 발생한 인터럽트의 요구를 제어 장치에 통지하는 인터럽트 제어부를 포함하고, 인터럽트 제어부는, 인터럽트 이네이블 상태에서 어느 하나의 처리부로부터 인터럽트의 요구를 받은 경우에, 제어 장치에 인터럽트를 통지함과 함께 인터럽트 디스에이블 상태로 천이하고, 인터럽트 디스에이블 상태에서 상기 처리부로부터 인터럽트의 요구를 받은 경우에, 제어 장치에 인터럽트를 통지하지 않고, 인터럽트 디스에이블 상태에서 제어 장치로부터의 지시를 받은 경우에, 인터럽트 이네이블 상태로 천이하는 시험 장치를 제공한다.

Description

시험 장치 및 정보 처리 시스템{TESTER AND INFORMATION PROCESSING SYSTEM}
본 발명은, 피시험 디바이스를 시험하는 시험 장치 및 정보 처리 시스템에 관한 것이다. 문헌의 참조에 의한 편입이 인정되는 지정국에 대해서는, 아래의 출원에 기재된 내용을 참조에 의해 본 출원에 편입하고, 본 출원의 일부로 한다.
1. 미국 특허 출원 제61/057206호 출원일 2008년 5월 30일
반도체 장치 등을 시험하는 시험 장치는, 하나 또는 복수의 시험 유닛과 제어 장치를 구비한다. 각 시험 유닛은, 피시험 디바이스에 대해서 시험 신호를 준다.
제어 장치는, 각 시험 유닛과 시리얼 통신 케이블 등으로 접속된 컴퓨터에 의해 실현된다. 제어 장치는, 복수의 시험 유닛의 각각 대해 커맨드를 주고, 이들 복수의 시험 유닛을 제어한다.
그런데, 각 시험 유닛은, 패턴 발생기 등의 처리부를 가진다. 각 처리부는, 제어 장치에 대해서 인터럽트를 요구할 수가 있다. 각 처리부는, 예를 들면, L 논리로부터 H 논리로 변화하는 인터럽트 신호를, 시험 유닛 내의 인터럽트 제어부에게 주는 것으로, 인터럽트의 요구를 한다. 인터럽트 신호가 주어진 인터럽트 제어부는, 해당 인터럽트 신호의 상승 에지를 검출하면, 인터럽트를 통지하는 패킷을 제어 장치에 송신한다.
또한, 각 시험 유닛은, 제어 장치에 대해서 인터럽트의 요구를 하는 처리부를, 복수로 구비한 구성이어도 된다. 이 경우, 인터럽트 제어부는, 복수의 처리부의 각각으로부터 인터럽트 신호를 수취하여, 복수의 처리부의 각각 마다 인터럽트를 통지하는 패킷을 발생한다.
그러나, 2개의 처리부(예를 들면 제1 처리부 및 제2 처리부)로부터 짧은 간격으로 연속하여 인터럽트의 요구가 발생하면, 인터럽트 제어부는, 제1 처리부로부터의 인터럽트의 요구에 따른 처리를 제어 장치가 실행하고 있는 한중간 또는 실행하기 직전에, 제2 처리부로부터의 인터럽트의 요구를 제어 장치에 주어 버린다. 이러한 경우, 제어 장치는, 각각의 인터럽트의 요구에 따른 처리를 바르게 실행할 수 없는 경우가 있다.
또한, 인터럽트 제어부는, 복수의 처리부의 각각으로부터 출력된 인터럽트 신호를 OR 연산하고, OR 연산한 신호의 엣지에 기초하여, 인터럽트를 통지하는 패킷을 발생하여도 된다. 이에 의해, 2개의 처리부가 짧은 간격으로 연속하여 인터럽트 요구를 발생하여도, 후의 인터럽트의 요구의 발생을 나타내는 엣지가 사라지므로, 인터럽트 제어부는, 제1 처리부로부터의 인터럽트의 요구에 따른 처리의 실행 중 등에 있어서, 제2 처리부로부터의 인터럽트의 요구를 제어 장치에게 주는 것이 없어진다.
그러나, 이와 같이 복수의 처리부의 각각으로부터 출력된 인터럽트 신호를 OR 연산한 신호에 기초하여 인터럽트를 요구하는 패킷을 발생하는 경우, 전의 인터럽트의 요구에 따른 처리가 완료하여도, 후의 인터럽트의 요구에 따른 엣지가 발생하지 않는다. 따라서, 이러한 경우에는, 전의 인터럽트의 요구에 따른 처리가 완료한 후에, OR 연산한 신호를 일단 클리어하는 등의 처리를 해야 했다.
여기에서, 본 발명은, 상기의 과제를 해결할 수 있는 시험 장치 및 정보 처리 시스템을 제공하는 것을 목적으로 한다. 이 목적은 특허의 범위에서의 독립항에 기재된 특징의 조합에 의해 달성된다. 또한, 종속항은 본 발명의 한층 더 유리한 구체적인 예를 규정한다.
상기 과제를 해결하기 위해서, 본 발명의 제1 태양에서는, 피시험 디바이스를 시험하는 시험 장치에 있어서, 각각이 피시험 디바이스와 신호를 주고 받는 복수의 처리부와, 복수의 처리부를 제어하는 제어 장치와, 복수의 처리부가 발생한 인터럽트의 요구를 제어 장치에 통지하는 인터럽트 제어부를 포함하고, 인터럽트 제어부는, 인터럽트 이네이블 상태에서 어느 하나의 처리부로부터 인터럽트의 요구를 받은 경우에, 제어 장치에 인터럽트를 통지함과 함께 인터럽트 디스에이블 상태로 천이하고, 인터럽트 디스에이블 상태에서 처리부로부터 인터럽트의 요구를 받은 경우에, 제어 장치에 인터럽트를 통지하지 않고, 인터럽트 디스에이블 상태에서 제어 장치로부터의 지시를 받은 경우에, 인터럽트 이네이블 상태로 천이하는 시험 장치를 제공한다.
본 발명의 제2 태양에서는, 복수의 처리부와, 복수의 처리부를 제어하는 제어 장치와, 복수의 처리부가 발생한 인터럽트의 요구를 제어 장치에 통지하는 인터럽트 제어부를 포함하고, 인터럽트 제어부는, 인터럽트 이네이블 상태에서 어느 하나의 처리부로부터 인터럽트의 요구를 받은 경우에, 제어 장치에 인터럽트를 통지함과 함께 인터럽트 디스에이블 상태로 천이하고, 인터럽트 디스에이블 상태에서 처리부로부터 인터럽트의 요구를 받은 경우에, 제어 장치에 인터럽트를 통지하지 않고, 인터럽트 디스에이블 상태에서 제어 장치로부터의 지시를 받았을 경우에, 인터럽트 이네이블 상태로 천이하는 정보 처리 시스템을 제공한다.
덧붙여 상기의 발명의 개요는, 본 발명의 필요한 특징의 모두를 열거한 것이 아니고, 이러한 특징군의 서브 콤비네이션도 또한 발명이 될 수 있다
도 1은, 본 실시 형태에 관한 시험 장치(10)의 구성을 나타낸다.
도 2는, 본 실시 형태에 관한 시험 유닛(12)의 구성을 나타낸다.
도 3은, 인터럽트 제어부(46) 상태 천이를 나타낸다.
이하, 발명의 실시 형태를 통해서 본 발명을 설명하지만, 이하의 실시 형태는 특허의 범위에 걸리는 발명을 한정하는 것이 아니고, 또한, 실시 형태 중에서 설명되는 특징의 조합의 모두가 발명의 해결 수단에 필수라고는 할 수 없다.
도 1은, 본 실시 형태에 관한 시험 장치(10)의 구성을 나타낸다. 시험 장치(10)는, 반도체 장치 등의 피시험 디바이스를 시험한다. 시험 장치(10)은, 하나 또는 복수의 시험 유닛(12)과, 제어 장치(14)를 구비한다.
각 시험 유닛(12)은, 피시험 디바이스와의 사이에 신호를 주고 받는다. 시험 유닛(12)은, 일례로서, 피시험 디바이스에 대해서 시험 패턴에 따른 파형의 시험 신호를 공급하고, 피시험 디바이스로부터의 응답 신호와 기대값 패턴에 따른 논리값과 비교하여 피시험 디바이스의 양부를 판정한다.
제어 장치(14)는, 하나 또는 복수의 시험 유닛(12)의 각각에 대하여 커맨드를 주어, 각 시험 유닛(12)을 제어한다. 제어 장치(14)는, 일례로서, 프로그램을 실행함으로써 해당 제어 장치(14)로서 기능하는 컴퓨터에 의해 실현되어도 된다. 제어 장치(14)와 하나 또는 복수의 시험 유닛(12)의 각각과의 사이는, 일례로서, 시리얼 데이터를 전송하는 수 미터 정도의 하나 또는 복수의 전송로(22)에 의해 접속되어도 된다.
도 2는, 본 실시 형태에 관한 시험 유닛(12)의 구성을 나타낸다. 하나 또는 복수의 시험 유닛(12)의 각각은, 복수의 처리부(42)와, 신호 합성부(44)와, 인터럽트 제어부(46)와, 패킷 처리부(48)를 가진다.
복수의 처리부(42)는, 각각이 피시험 디바이스와 신호를 주고 받는다. 본 예에어서는, 시험 유닛(12)은, 제1 처리부(42-1)와 제2 처리부(42-2)를 가진다. 제1 처리부(42-1)는, 피시험 디바이스에 대해서 기능 시험을 실행한다. 제2 처리부(42-2)는, 피시험 디바이스에 대해서, 직류 전원 전압을 공급한다. 또한, 제2 처리부(42-1)는, 피시험 디바이스에 대해서 직류 시험을 실행한다.
또한, 복수의 처리부(42)의 각각은, 제어 장치(14)로부터 주어진 커맨드에 따라 동작한다. 즉, 복수의 처리부(42)의 각각은, 제어 장치(14)에 의해 제어가 된다.
또한, 복수의 처리부(42)의 각각은, 제어 장치(14)에 대해서 인터럽트를 요구한다. 본 예에서, 복수의 처리부(42)의 각각은, 제어 장치(14)에 대해서 인터럽트를 요구하지 않는 경우에는, 제1 레벨(예를 들면 L 논리 레벨)이 되고, 인터럽트를 요구하는 경우에는, 제2 레벨(예를 들면 H 논리 레벨)이 되는 인터럽트 신호를 발생한다. 즉, 복수의 처리부(42)의 각각은, 제1 레벨로부터 제2 레벨로 변화한 경우에 인터럽트의 요구가 발생한 것을 나타내는 인터럽트 신호를 발생한다.
신호 합성부(44)는, 해당 시험 유닛(12) 내의 복수의 처리부(42)의 각각으로부터 출력된 인터럽트 신호 중 적어도 하나가 제2 레벨인 경우에, 제2 레벨이 되는 신호를 해당 시험 유닛(12) 내의 인터럽트 제어부(46)에 공급한다. 신호 합성부(44)는, 제1 레벨이 L 논리 레벨이고, 제2 레벨이 H 논리 레벨인 인터럽트 신호가 복수의 처리부(42)의 각각으로부터 주어지는 경우에는, 주어진 복수의 인터럽트 신호의 논리합을 연산한 신호를 인터럽트 제어부(46)에 공급한다.
인터럽트 제어부(46)는, 복수의 처리부(42)가 발생한 인터럽트의 요구를 제어 장치(14)에 통지한다. 또한, 인터럽트 제어부(46)에서의 제어의 상세에 대해서는, 도 3에서 설명한다.
패킷 처리부(48)는, 제어 장치(14)로부터 해당 시험 유닛(12)으로 송신된 커맨드 또는 응답을 포함한 패킷을, 전송로(22)를 통해서 수신한다. 패킷 처리부(48)는, 패킷에 포함되는 커맨드 또는 응답을 취출한다. 그리고, 패킷 처리부(48)는, 취출한 커맨드 또는 응답을, 복수의 처리부(42) 중 해당 커맨드 또는 응답에 나타난 행선지에 보낸다.
또한, 패킷 처리부(48)는, 복수의 신호 합성부(44)의 각각으로부터 제어 장치(14)로 송신해야 할 커맨드 또는 응답을 수취한다. 패킷 처리부(48)는, 수취한 커맨드 또는 응답을 포함한 패킷을 생성한다. 그리고, 패킷 처리부(48)는, 생성한 패킷을, 전송로(22)를 통해서 제어 장치(14)로 송신한다.
또한, 패킷 처리부(48)는, 인터럽트 제어부(46)에 의한 인터럽트의 요구를 통지하는 패킷을 생성하여, 제어 장치(14)에 송신한다. 또한, 패킷 처리부(48)는, 인터럽트의 요구를 통지하는 패킷을 제어 장치(14)에 송신한 후, 후속의 인터럽트의 요구를 받아들이는 것이 가능해진 것을 나타내는 패킷을, 제어 장치(14)로부터 수신한다. 그리고, 패킷 처리부(48)는, 후속의 인터럽트의 요구를 받아들이는 것이 가능해진 취지를 인터럽트 제어부(46)에 통지한다.
도 3은, 인터럽트 제어부(46) 상태 천이를 나타낸다. 인터럽트 제어부(46)는, 인터럽트 이네이블 상태(ST100) 및 인터럽트 디스에이블 상태(ST200)의 어느 하나의 상태로 천이하여, 각각의 상태에서 제어 처리의 내용을 스위칭한다.
우선, 인터럽트 제어부(46)는, 초기 상태에서, 인터럽트 이네이블 상태(ST100)로 천이한다. 인터럽트 제어부(46)는, 인터럽트 이네이블 상태(ST100)에서 어느 하나의 처리부(42)로부터 인터럽트의 요구를 받은 경우에, 제어 장치(14)에 인터럽트의 요구를 통지한다. 즉, 인터럽트 제어부(46)는, 인터럽트 이네이블 상태(ST100)에서, 복수의 인터럽트 신호의 적어도 하나가 제1 레벨로부터 제2 레벨로 변화한 경우(본 예에서는 신호 합성부(44)가 출력한 신호가 제1 레벨로부터 제2 레벨로 변화한 경우), 인터럽트의 요구를 통지하는 패킷을 패킷 처리부(48)에 의해 제어 장치(14)에 송신시킨다. 이와 함께, 인터럽트 제어부(46)는, 인터럽트 이네이블 상태(ST100)에서 어느 하나의 처리부(42)로부터 인터럽트의 요구를 받은 경우에, 인터럽트 이네이블 상태(ST100)로부터 인터럽트 디스에이블 상태(ST200)로 천이한다.
여기에서, 제어 장치(14)는, 인터럽트 제어부(46)로부터 인터셉트 요구의 통지를 받은 경우에, 해당 인터럽트를 처리한다. 그리고, 제어 장치(14)는, 해당 인터럽트의 처리를 완료하고, 후속의 인터럽트의 요구를 받아들이는 것이 가능하게 된 것에 따라, 인터럽트의 요구의 수락이 가능해진 것을 인터럽트 제어부(46)에 통지한다. 예를 들면, 제어 장치(14)는, 인터럽트의 요구의 수락이 가능해진 것을 인터럽트 제어부(46)에 통지하는 패킷을, 전송로(22)를 통해서 시험 유닛(12)에 송신한다. 또한, 시험 유닛(12) 내에서의 인터럽트를 요구한 처리부(42)는, 제어 장치(14)에 의한 인터럽트의 처리가 완료되면, 인터럽트 신호를 제2 레벨로부터 제1 레벨로 변화시킨다.
인터럽트 제어부(46)는, 인터럽트 디스에이블 상태(ST200)에서 처리부(42)로부터 인터럽트의 요구를 받은 경우에, 제어 장치(14)에 인터럽트의 요구를 통지하지 않는다. 즉, 인터럽트 제어부(46)는, 인터럽트 디스에이블 상태(ST200)에서, 복수의 인터럽트 신호의 적어도 하나가 제1 레벨로부터 제2 레벨로 변화하여도, 인터럽트의 요구를 통지하는 패킷을 제어 장치(14)에 송신시키지 않는다.
또한, 인터럽트 제어부(46)는, 인터럽트 디스에이블 상태(ST200)에서 제어 장치(14)로부터의 지시를 받은 경우에, 인터럽트 디스에이블 상태(ST200)로부터 인터럽트 이네이블 상태(ST100)로 천이한다. 보다 상세하게는, 인터럽트 제어부(46)는, 제어 장치(14)로부터 인터럽트의 요구의 수락이 가능해진 것의 통지를 받은 경우에, 인터럽트 이네이블 상태(ST100)로 천이한다
이와 같이 인터럽트 제어부(46)는, 제어 장치(14)에 대해서 인터럽트의 요구를 통지하고 나서, 제어 장치(14)가 인터럽트의 요구의 수락이 가능해질 때까지의 기간, 인터럽트 디스에이블 상태(ST200)로 천이한다. 이에 의해, 인터럽트 제어부(46)는, 해당 기간에서, 다른 인터럽트를 제어 장치(14)에 통지하지 않는다. 따라서, 제어 장치(14)는, 각각의 인터럽트 처리를 바르게 실행할 수 있다.
또한, 인터럽트 제어부(46)는, 인터럽트 디스에이블 상태(ST200)로부터 인터럽트 이네이블 상태(ST100)로 천이했을 때에, 복수의 처리부(42)의 각각으로부터 출력된 인터럽트 신호의 적어도 하나가 제2 레벨인 경우에는, 제어 장치(14)에 인터럽트를 통지함과 함께 인터럽트 디스에이블 상태(ST200)로 천이한다. 본 예에서는, 인터럽트 제어부(46)는, 인터럽트 디스에이블 상태(ST200)로부터 인터럽트 이네이블 상태(ST100)로 천이했을 때에, 신호 합성부(44)가 출력한 신호가 제2 레벨인 경우에는, 제어 장치(14)에 인터럽트를 통지함과 함께 인터럽트 디스에이블 상태(ST200)로 천이한다. 이에 의해, 인터럽트 제어부(46)는, 제어 장치(14)에 의한 인터럽트의 요구에 따른 처리를 완료한 후에, 복수의 처리부(42)의 각각으로부터 출력된 인터럽트 신호를 일단 클리어 등을 하는 처리를 실시하지 않아도, 각 인터럽트의 요구를 제어 장치(14)에 통지할 수 있다.
이상, 본 발명을 실시 형태를 이용해 설명했지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위에는 한정되지 않는다. 상기 실시 형태에, 다양한 변경 또는 개량을 더하는 것이 가능하다라고 하는 것이 당업자에게 분명하다. 그와 같은 변경 또는 개량을 더한 형태도 본 발명의 기술적 범위에 포함될 수 있다는 것이, 청구의 범위의 기재로부터 분명하다.
예를 들면, 시험 장치(10)에 한정되지 않는 일반적인 정보 처리 시스템에, 상기 실시 형태를 통해서 설명한 기술을 적용할 수도 있다. 예를 들면, 정보를 처리하는 하나 또는 처리 유닛과 처리 유닛을 제어하는 제어 장치를 구비하는 정보 처리 시스템에 상기의 실시 형태를 통해서 설명한 기술을 적용할 수가 있다. 이 경우, 정보 처리 시스템의 처리 유닛이, 상기의 실시 형태의 시험 유닛(12)과 같은 기능 및 구성을 가지며, 정보 처리 시스템의 제어 장치가, 상기의 실시 형태의 제어 장치(14)와 같은 기능 및 구성을 가진다.

Claims (6)

  1. 피시험 디바이스를 시험하는 시험 장치에 있어서,
    각각이 상기 피시험 디바이스와 신호를 주고 받는 복수의 처리부;
    상기 복수의 처리부를 제어하는 제어 장치; 및
    상기 복수의 처리부가 발생한 인터럽트의 요구를 상기 제어 장치에 통지하는 인터럽트 제어부
    를 포함하고,
    상기 인터럽트 제어부는,
    인터럽트 이네이블 상태에서 어느 하나의 상기 처리부로부터 인터럽트의 요구를 받은 경우에, 상기 제어 장치에 인터럽트를 통지함과 함께 인터럽트 디스에이블 상태로 천이하고,
    상기 인터럽트 디스에이블 상태에서 상기 처리부로부터 인터럽트의 요구를 받은 경우에, 상기 제어 장치에 인터럽트를 통지하지 않고,
    상기 인터럽트 디스에이블 상태에서 상기 제어 장치로부터의 지시를 받은 경우에, 상기 인터럽트 이네이블 상태로 천이하는,
    시험 장치.
  2. 제1항에 있어서,
    상기 제어 장치는,
    상기 인터럽트 제어부로부터 인터럽트 요구의 통지를 받은 경우에, 해당 인터럽트를 처리하고,
    후속의 인터럽트의 요구를 받아들이는 것이 가능해진 것에 따라, 인터럽트의 요구의 수락이 가능해진 것을 상기 인터럽트 제어부에 통지하는,
    시험 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 인터럽트 제어부에 의한 인터럽트의 요구를 통지하는 패킷을 생성하여, 상기 제어 장치에 송신하는 패킷 처리부를 더 포함하는,
    시험 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 복수의 처리부의 각각은, 제1 레벨로부터 제2 레벨로 변화한 경우에 인터럽트의 요구가 발생한 것을 나타내는 인터럽트 신호를 출력하고,
    상기 인터럽트 제어부는, 상기 인터럽트 디스에이블 상태로부터 상기 인터럽트 이네이블 상태로 천이했을 때에, 상기 복수의 처리부의 각각으로부터 출력된 상기 인터럽트 신호의 적어도 하나가 상기 제2 레벨인 경우에는, 상기 제어 장치에 인터럽트를 통지함과 함께 상기 인터럽트 디스에이블 상태로 천이하는
    시험 장치.
  5. 제4항에 있어서,
    각각이, 복수의 상기 처리부와, 상기 인터럽트 제어부와, 신호 합성부를 가지는 하나 또는 복수의 시험 유닛을 구비하고,
    상기 신호 합성부는, 해당 시험 유닛 내의 상기 복수의 처리부의 각각으로부터 출력된 상기 인터럽트 신호 중 적어도 하나가 상기 제2 레벨인 경우에, 상기 제2 레벨이 되는 신호를, 해당 시험 유닛 내의 상기 인터럽트 제어부에 공급하는,
    시험 장치.
  6. 복수의 처리부;
    상기 복수의 처리부를 제어하는 제어 장치; 및
    상기 복수의 처리부가 발생한 인터럽트의 요구를 상기 제어 장치에 통지하는 인터럽트 제어부
    를 포함하고,
    상기 인터럽트 제어부는,
    인터럽트 이네이블 상태에서 어느 하나의 상기 처리부로부터 인터럽트의 요구를 받은 경우에, 상기 제어 장치에 인터럽트를 통지함과 함께 인터럽트 디스에이블 상태로 천이하고,
    상기 인터럽트 디스에이블 상태에서 상기 처리부로부터 인터럽트의 요구를 받은 경우에, 상기 제어 장치에 인터럽트를 통지하지 않고,
    상기 인터럽트 디스에이블 상태에서 상기 제어 장치로부터의 지시를 받았을 경우에, 상기 인터럽트 이네이블 상태로 천이하는,
    정보 처리 시스템.
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