JPH07287064A - レーダ信号処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 最適な価格対性能比を有し、複数のビームを
同時に処理可能なフォールトトレランス性の高いレーダ
信号処理装置を得る。 【構成】 キャッシュメモリを備えた複数のＣＰＵとメ
モリ空間上に主メモリがマッピングされているローカル
バスを備えたマルチＣＰＵ部を備える。複数の専用演算
ユニットをスイッチネットワークで接続したベクタ演算
部を備える。これらをクラスタとしてシステムバス・ク
ラスタ間バスを用いて接続した。 【効果】 複数のＣＰＵと複数の専用演算ユニットをリ
アルタイムに各々グルーピングすることで、要求された
処理量に対し有効資源を最適に分配し、信号処理を行
う。全てのＣＰＵがメモリ空間を共有することで、ある
ＣＰＵが故障しても、他のＣＰＵで代行することが可能
である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、複数ビームからなる
デジタル受信データに対し、デジタル演算を施すことに
より目標の捜索、追尾をリアルタイムに処理するレーダ
信号処理装置の特に高速化、価格対性能比の向上、及び
フォールトトレランスの向上に関するものである。

【０００２】

【従来の技術】図７は、従来の信号処理装置の例であ
る。図中、２６はＣＰＵ部、２７はベクタ演算部、３は
レーダモード、信号処理メニューの受信及び信号処理結
果の送信を外部装置間で行うための外部バスインターフ
ェースである。４はＣＰＵ部２６、ベクタ演算部２７、
外部バスインターフェース３とのデータ転送を行うため
のシステムバスである。次に、ＣＰＵ部２６について説
明する。１０は複数の信号処理メニュープログラムが格
納されている主メモリである。９はそのプログラムを逐
次実行するＣＰＵである。１２はシステムバス４を介し
ＣＰＵ部２６とベクタ演算部２７、外部バスインターフ
ェース３間でデータ転送を行うための第１のバス変換器
である。１５は主メモリ１０、ＣＰＵ９、バス変換器１
２間でデータ転送を行うためのローカルバスである。次
に、ベクタ演算部２７について説明する。５はビームデ
ータが転送されるビームデータバス、６は信号処理の起
動トリガ信号が送信されてくるレーダタイミング信号、
１８はビームデータを入力及びバッファリングを行うビ
ーム入力ポートである。１９はビーム入力ポート１８か
ら供給されるビームデータに対し、各々のユニット毎に
各種の演算、例えばＦＩＲ（Finite Impulse Respons
e)フィルタ演算、ＦＦＴ（Faｓt Fourier Transfor
m）演算、ＣＦＡＲ（Constant False Alarm Rate)演
算を施す専用演算ユニットである。１７はそれぞれの専
用演算ユニット１９の結果を保持するデータメモリであ
る。２３はベクタ演算部２７の制御を行う制御部であ
る。２５はレーダタイミング信号６からの起動トリガを
受信し、専用演算ユニット１９に対し演算開始トリガ信
号を発生し、また、ＣＰＵ部２６へシステムバス４の割
込み専用線を用いてレーダタイミング信号６からの起動
トリガを通知するためのタイミング発生器である。２４
は、専用演算ユニット１９の動作モード、入力データ数
などのベクタ演算部２７の動作を制御する各種の制御情
報を保有する制御レジスタである。２１はＣＰＵ部２６
よりシステムバス４を介して、データメモリ１７や制御
レジスタ２４をアクセスするための第２のバス変換器で
ある。

【０００３】次に従来のレーダ信号処理器による動作に
ついて説明する。ＣＰＵ９の実行すべき全ての信号処理
メニュープログラムは、主メモリ１０にあらかじめ保持
されている。外部バスインターフェースより受信した信
号処理モードに従って、実行すべき信号処理プログラム
を選択し実行する。ＣＰＵ９は、制御レジスタ２４に規
定されたパラメータを設定するとともに、ベクタ演算部
２７の信号処理結果をデータメモリ１７より読出し、目
標の検出、追尾処理を行い、最終的な信号処理結果を外
部バスインターフェース３に送出し、外部バスインター
フェース３より外部装置へ転送する。また、ベクタ演算
部２７では、ビームデータバス５より受信したデータに
対し、専用演算ユニット１９を用いて、データメモリ１
７上に仮想的にマッピングされた空間上に、信号強度レ
ベルがあるスレッショルドレベルより大きい空間的位置
とその信号強度を格納する。これらの処理は、図８に示
すように、信号処理メニュー毎に規定されたタイムイン
ターバルを基準にＣＰＵ部２６とベクタ演算部２７をパ
イプラインステージとしたパイプライン処理により実行
される。また、ベクタ演算部２７内の各専用演算ユニッ
ト１９においても、いくつかのレベルでパイプライン処
理により実行される。ＣＰＵ９とベクタ演算部２７は、
レーダタイミング信号６より受信した起動トリガによっ
て同期がとられる。タイミング発生器２５によりシステ
ムバス４の割込み要求線によって割込みがＣＰＵ９に発
生し、ＣＰＵ９は、等価的に起動トリガを知ることがで
きる。一方同時に、ベクタ演算部２７では、タイミング
発生器２５により演算開始トリガが生成され、制御部２
３によって演算が開始される。

【０００４】

【発明が解決しようとする課題】従来のレーダ信号処理
装置は以上のように構成されているので、複数のビーム
を処理させる場合、レーダタイミング信号６のタイムイ
ンターバルを伸張させる必要がある。すなわち、ベクタ
演算部２７の専用ユニット１９がパイプライン処理を行
っているため、同時に複数ビーム分のデータを演算する
ことができず、ビームを１本１本逐次処理させる必要が
あり、かつＣＰＵ９の演算性能の限界からも、規定のイ
ンターバル内で処理することが不可能になる場合があ
る。タイムインターバルの伸張は、レーダ信号処理装置
の重要な評価ファクタの１つであるレスポンスタイムの
増加となり、好ましくない。しかしながら、ＣＰＵ部２
６、ベクタ演算部２７を対にし、これを複数ビーム本数
分用意することで、タイムインターバルの伸張を回避可
能であることが容易に想像される。複数の従来のレーダ
信号処理装置を用意し、それぞれ独立に、ビームデータ
を与え、独立に制御することによって従来の信号処理を
規定のタイムインターバル内で処理することが可能にな
る。この場合、複数のレーダ信号処理装置に対し、異な
る信号処理メニューを実行させる場合、各レーダ信号処
理装置において必要となる専用演算ユニット１９の数量
が必ずしも一定でないことから、専用演算ユニット１９
の稼動率は低下し、価格対性能比を下げることになる。
また、運用時、ＣＰＵ部２６の故障、ベクタ演算部２７
の専用演算ユニット１９、データメモリ１７の故障は、
レーダ信号処理装置全体の故障に結び付き、任務ＭＴＢ
Ｆ（Mean Time Between Fault）を下げることになる。

【０００５】この発明は上記のような課題を解消するた
めになされたもので、タイムインターバルの伸張を回避
し、かつ、ビーム数の増加に伴う必要となる資源の増加
をおさえ、最適な価格対性能比を提供するとともに、資
源の増加にともなう任務ＭＴＢＦの低下をおさえること
を可能にするレーダ信号処理装置を提供するものであ
る。

【０００６】

【課題を解決するための手段】この発明に係るレーダ信
号処理装置は、ローカルバス上にバス変換器と、キャッ
シュメモリを介して複数のＣＰＵを具備したマルチＣＰ
Ｕ部を備える。

【０００７】また、データメモリ、専用演算ユニット、
及びＩ／Ｏコントローラをスイッチネットワークで接続
したベクタ演算部を備える。

【０００８】また、これらマルチＣＰＵ部、ベクタ演算
部を一つのクラスタとして、クラスタ間をクラスタ間バ
スで接続した複数のクラスタを備える。

【０００９】また、レーダタイミング信号を変換し、セ
マフォフラグを発行するタイミング発生器を備える。

【００１０】また、履歴管理メモリを備えたパス変換器
と、データ更新にともなう時間的整合性を維持するバス
プロトコルを具備したシステムバスを備える。

【００１１】

【作用】この発明におけるレーダ信号処理装置は、複数
ビーム分のデータを複数ＣＰＵによって並列に処理し、
またベクタ演算部においてスイッチネットワークがデー
タメモリ、専用演算ユニットをビーム毎にグルービング
し複数ビーム分のデータを並列に処理する。

【００１２】また、この発明におけるレーダ信号処理装
置は、クラスタ間バスを用いてＩ／Ｏコントローラが、
データメモリ間のデータ転送を行うことで、クラスタ間
に分散したグルーピングを行い複数クラスタを用いて複
数のビームを処理する。

【００１３】また、この発明におけるレーダ信号処理装
置は、タイミング発生器が割込みメッセージコマンド、
又はセマフォの発行を行なうことにより、各クラスタの
ＣＰＵ、ベクタ演算部との同期を確保する。

【００１４】また、この発明におけるレーダ信号処理装
置は、キャッシュメモリ、バス変換器、履歴管理メモリ
が全てのＣＰＵ間で発生するデータ更新に伴う時間的整
合性を確保する。

【００１５】

【実施例】

実施例１．以下、この発明の一実施例を第１図に示す。
図中、１は本装置内に複数あるクラスタ、２は各クラス
タ１の処理内容を指示するクラスタマスタ、３は本装置
と外部装置との通信を行う外部バスインターフェース、
４はクラスタ１、クラスタマスタ２、外部バスインター
フェース３間を接続し、データ転送を行うシステムバ
ス、５は各クラスタ１にビームデータを分配するビーム
データバス、６は各クラスタに入力されるレーダタイミ
ング信号、７はクラスタ１間で局所的にデータ交換を行
うためのクラスタ間バスである。８は複数の信号処理を
並列に実行するマルチＣＰＵ部、９は信号処理プログラ
ムを逐次実行するＣＰＵ、１０はＣＰＵ９の信号処理プ
ログラム、制御プログラム、又は、データを格納する主
メモリ、１１は基本的に主メモリ１０のコピーを保持
し、データとそのアドレス情報とデータをキャッシング
していることを４つのステートで示すいわゆる示すＭＥ
ＳＩ（Modyfied，Exclusive，Shared，Invalid）情報を
各キャッシュライン毎に有するキャッシュメモリ、１２
はマルチＣＰＵ部の各ＣＰＵとシステムバスに接続され
た他の資源とのデータ転送を行うための第１のバス変換
器、１３はクラスタ１の各キャッシュメモリ１１がキャ
ッシングしている他のクラスタ１の主メモリ１０にマッ
ピングされているデータに対するアドレス情報とＭＥＳ
Ｉ情報を保持する第１の履歴管理メモリ、１４は同一ク
ラスタ内の主メモリ１０のデータが最新データでない可
能性のあるアドレス情報を保持する第２の履歴管理メモ
リ、１５は主メモリ１０、キャッシュメモリ１１、第１
のバス変換器１２を接続し、データ転送を行うローカル
バス、１６はビームデータバス５または、クラスタ間バ
ス７から入力されたデータに対しベクタ演算を施すベク
タ演算部、１７はビームデータ、ベクタ演算中間データ
を保持するデータメモリ、１８はビームデータを入力
し、データメモリ１７へ転送するビーム入力ボート、１
９はデータメモリ１７に格納されているビームデータ、
ベクタ演算中間データに対し、各々のユニット毎に各種
の演算、例えばＦＩＲ（Finite Impulse Response)フィ
ルタ演算、ＦＦＴ（Fast Fourier Transform）演算、Ｃ
ＦＡＲ（Constant False Alarm Rate）演算を施す専用
演算ユニットである。２０は他のクラスタ１との信号処
理対象データをクラスタ間バス７を介してデータ交換を
行うＩ／Ｏコントローラ、２１はマルチＣＰＵ部８とベ
クタ演算部１６間のデータ転送を行うための第２のバス
変換器である。２２はデータメモリ１７と第２のバス変
換器２１、専用演算ユニット１９、Ｉ／Ｏコントローラ
２０、ビーム入力ポート１８間を接続し、その接続形態
を変更可能なスイッチネットワーク、２３はベクタ演算
部１６のベクタ演算制御を行う制御部、２４は制御部の
制御パラメータを保持する制御レジスタ、２５はレーダ
タイミング信号６より受信した信号処理の起動トリガを
ベクタ演算部１６の制御部２３に与え、同時にＣＰＵ部
８の各ＣＰＵ９に対し、信号処理の起動タイミングを通
知するタイミング発生器である。

【００１６】次に動作について説明する。マルチＣＰＵ
８部のＣＰＵ９の実行すべき全ての信号処理プログラム
と、制御プログラムは、主メモリ１０にあらかじめ保持
されている。ＣＰＵ９が主メモリ１０上のプログラムや
データを読み出す場合、キャッシュメモリ１１は、読み
出しデータをキャッシングする。キャッシュメモリ１１
中に所望のプログラムやデータがあるときは、キャッシ
ュメモリ１１よりＣＰＵ９に供給される。キャッシュメ
モリ１１中に所望のプログラムやデータがない場合は、
最新のデータを主メモリ１０より読み出すか、相当アド
レスの最新のデータを所有する他のキャッシュメモリ１
１より供給される。すなわち、キャッシュメモリ１１に
は、一般的にバススヌーピング機能と呼ばれるローカル
バス１５の書き込みコマンド・読出しコマンドをモニタ
する機能がある。なお、各クラスタ１の主メモリ１０と
各クラスマスタ２の主メモリ１０は、各クラスタ１の第
１のバス変換器１２のアドレスデコーダ、各主メモリ１
０のアドレスデコーダに従って１つのメモリ空間上に図
２のようにマッピングされている。第１のバス変換器１
２に付属する２種類の履歴管理メモリがある。第１の履
歴管理メモリ１３は、そのマルチＣＰＵ部８内のキャッ
シュメモリ１１が他のマルチＣＰＵ部８の主メモリ１０
のデータをキャッシングしていることを４つのステート
で示すＭＥＳＩ情報とそのアドレス情報を保持する履歴
管理メモリである。第２の履歴管理メモリ１４は、同一
クラスタ１内の主メモリ１０のデータが最新データでな
い可能性があることを示すアドレス情報を保持する履歴
管理メモリである。次にこれら履歴管理メモリ１３、１
４により、本レーダ信号処理装置内の各ＣＰＵ９間で最
新更新データの授受を保証する実行例について説明す
る。例えば、複数のクラスタ１のいくつかのＣＰＵ９の
キャッシュメモリ１１が同一アドレスのデータをキャッ
シングしているときに、あるＣＰＵ９が異なるクラスタ
（１）の主メモリ１０にマッピングされているそのアド
レスに対してデータ書込み操作を行い、他のクラスタ１
のＣＰＵ９がそのアドレスに対して読出し操作を行う場
合について説明する。あるＣＰＵ９が書込み操作を行う
以前では、その書込みアドレスがマッピングされている
主メモリ１０の同一クラスタ１内の第２の履歴管理メモ
リ１４にはこのアドレスは登録されておらず、主メモリ
１０のデータは、最新データであることが示されてい
る。同一アドレスの同一データをキャッシングしている
キャッシュメモリ１１内のそのアドレスに対応するキャ
ッシュラインのステータスを示すいわゆるＭＥＳＩ情報
は、Ｓｈａｒｅｄを示しており、書込み操作を行うＣＰ
Ｕ９のキャッシュメモリ１も同一アドレスの同一データ
をキャッシングしている場合には、同様にＳｈａｒｅｄ
を示している。キャッシングされていない場合は、キャ
ッシュメモリ１１のキャッシュラインは、Ｉnvalidを示
しているか、アドレス情報として登録されていない。こ
のようなキャッシュ状態にある場合、あるＣＰＵ９が書
込み操作を行うと、そのＣＰＵ９のキャッシュメモリ１
１は、書込みデータをキャッシングするとともに、キャ
ッシュラインのステートは事前のステータスに従って、
Ｓｈａｒｅｄ又は、ＩｎｖａｌｉｄからＥｘｃｌｕｓｉ
ｖｅに状態が遷移する。同時に、ローカルバス１５上に
書込みコマンドサイクルを発行する。同一クラスタ内の
キャッシュメモリ１１にそのアドレスに対応するデータ
をキャッシングしていた場合には、バススヌーピング機
構が動作し、相当するキャッシュラインのステートは、
ＳｈａｒｅｄからＩｎｖａｌｉｄに状態が遷移する。ま
た、第１のバス変換器１２も同様にローカルバス１５を
監視するバススヌーピング機構が動作し、第１の履歴管
理メモリ１３内を検索することによって、その書込みコ
マンドサイクルのアドレスは、他のクラスタ１の主メモ
リ１０のデータであることを４つのステートで示すＭＥ
ＳＩ情報がＳｈａｒｅｄを示していることから認識さ
れ、システムバス４上にこの書込みコマンドサイクルを
発行するとともに、このアドレスに対応するステートを
ＳｈａｒｅｄからＥｘｃｌｕｓｉｖｅに状態を遷移させ
る。次に、システムバス４上に発行された書込みコマン
ドサイクルは、各クラスタ１の第１のバス変換器１２の
バススヌーピング機構によって、各々の第１の履歴管理
メモリ１３内を検索することによって、そのアドレスに
対応するＭＥＳＩ情報がＳｈａｒｅｄを示している各ク
ラスタ１の第１のバス変換器１２は、そのクラスタ内の
キャッシュメモリ１１に古いデータをキャッシングして
いることを認識し、第１のバス変換器１２は、第１の履
歴管理メモリ１３のそのアドレスに対応するＭＥＳＩ情
報をＳｈａｒｅｄからＩｎｖａｌｉｄに状態を遷移させ
るとともに、そのクラスタ１内のローカルバス１５上に
も書込みコマンドサイクルを発行することで、同様にし
て、そのクラスタ１内の各キャッシュメモリ１１の相当
するキャッシュラインのステータスも、Ｓｈａｒｅｄか
らＩｎｖａｌｉｄに状態を遷移させる。一方、システム
バス４上に発行された書込みコマンドサイクルは、本
来、主メモリ１０がマッピングされているクラスタ１の
第１のバス変換器１２のアドレスデコーダによって認識
され、ローカルバス１５上にも書込みコマンドサイクル
を発行することで主メモリ１０に書込み操作を行うとと
もに、第２の履歴管理メモリ１４に主メモリ１０上のデ
ータは、以後最新データでない可能性があるものとして
このアドレスを登録する。その後、システムバス４の書
込みコマンドサイクルを終了し、さらに書込みコマンド
サイクルを発行したＣＰＵ９のクラスタ１内のローカル
バス１５の書込みコマンドサイクルも終了する。このよ
うにして、書込みコマンドを発行したＣＰＵ９のキャッ
シュメモリ１１の相当アドレスのキャッシュステータス
とそのクラスタ１の第１の履歴管理メモリ１３のステー
タスがＥｘｃｌｕｓｉｖｅを示し、他の全てのキャッシ
ュメモリ１１と第１の履歴管理メモリ１３のステータス
はＩｎｖａｌｉｄを示すことによって、このアドレスに
対応するデータの最新データの格納場所が特定される。
次にこの時点で、他のクラスタ１のＣＰＵ９が同一アド
レスに対し読出しコマンドを発行した場合には、各キャ
ッシュメモリのバススヌーピング機構と、第１の各履歴
管理メモリ１３を参照メモリとして第１のバス変換器１
２のバススヌーピング機構が動作し、Ｅｘｃｌｕｓｉｖ
ｅを示していたキャッシュメモリ１１の相当アドレスの
キャッシュステータスとそのクラスタ１の第１の履歴管
理メモリ１３のステータスは、Ｓｈａｒｅｄに遷移する
とともに、読み出しコマンドを発行したＣＰＵ９は、キ
ャッシュメモリ１１の相当アドレスのキャッシュステー
タスがＩｎｖａｌｉｄであることと、前回書込みコマン
ドを発行したＣＰＵ９のそのクラスタ１内の第１の履歴
管理メモリ１３のステータスがＥｘｃｌｕｓｉｖｅを示
していたことから、そのアドレスがマッピングされてい
る主メモリ１０のデータは最新であると判断し、主メモ
リ１０がマッピングされているクラスタ１の第１のバス
変換器１２、ローカルバス１５を介して、主メモリ１０
から読み込み操作を行い、読出しコマンドを発行したＣ
ＰＵ９のキャッシュメモリ１１にキャッシングするとと
もに、キャッシュメモリ１１の相当アドレスのキャッシ
ュステータスとそのクラスタ１の第１の履歴管理メモリ
１３のステータスも、Ｓｈａｒｅｄに遷移させる。ま
た、書込みコマンドを発行したＣＰＵ９のキャッシュメ
モリ１１の相当アドレスのキャッシュステータスとその
クラスタ１の履歴管理メモリ１３のステータスがＥｘｃ
ｌｕｓｉｖｅを示し、他の全べてのキャッシュメモリ１
１と履歴管理メモリ１３のステータスがＩｎｖａｌｉｄ
を示している状態において、書込みコマンドサイクルを
発行したＣＰＵ９がさらに続けて同一アドレスに対して
書込みコマンドを発行した場合には、書込みコマンドを
発行したＣＰＵ９のキャッシュメモリ１１の相当アドレ
スに対するキャッシュステータスとそのクラスタ１の履
歴管理メモリ１３のステータスを、以上説明した方法と
同様にして双方ともＭｏｄｅｆｉｅｄにする。このと
き、システムバス４上には、書込みコマンドは発行され
ず、ローカルバス１５上のみに書込みコマンドは発行さ
れ、他のクラスタ１上のキャッシュステータスと履歴管
理メモリ１３のステータスは変化しない。同一のＣＰＵ
９が、さらに同一アドレスに対して書込みコマンドを発
行する場合は、このキャッシュステータスと履歴管理メ
モリ１３のステータスは維持される。ここで、書込みコ
マンドを発行したアドレスがマッピングされている主メ
モリ１０と同一のクラスタ１のＣＰＵ９がこのアドレス
に対して読出しコマンドを発行した場合、主メモリ１０
から古いデータを読み出さないように、各キャッシュメ
モリ１１と第１のバス変換器１２は以下のように動作す
る。すなわち、ＣＰＵ９がこのアドレスに対して読出し
コマンドを発行すると、当然このＣＰＵ９のキャッシュ
メモリ１１は、Ｉｎｖａｌｉｄであるのでローカルバス
上１５に読出しコマンドが発行される。ローカルバス上
１５には、このアドレスがマッピングされている主メモ
リ１０があるので主メモリ１０がこの読出しコマンドに
応答しようと試みるが、ここで、第１のバス変換器１２
が、バススヌーピング機構によって、第２の履歴管理メ
モリ１４に登録されているアドレスに対する読出しコマ
ンドであることを検出し、第１のバス変換器１２は、読
出しコマンドを発行したキャッシュメモリ１１に対しリ
トライ信号を返送し、ローカルバス１５の使用権を得て
キャッシュメモリ１１とＣＰＵ９の動作を凍結する。と
同時に、システムバス４上に読出しコマンドを発行す
る。最新データを保持しているクラスタ１のキャッシュ
ステータスと第１の履歴管理メモリ１３のステータスは
双方ともModifiedになっており、最新データを保持して
いるクラスタ１の第１のバス変換器１２は、バススヌー
ピング機構によって、今度は、双方ともＳｈａｒｅｄに
遷移するとともに、最新データを読出しコマンドに対す
るデータとして供給する。最新データを受信した第１の
バス変換器１２は、最新データを主メモリ１０に書込む
とともに、第２の履歴管理メモリ１４上に登録されてい
るこのアドレスに情報を削除し、主メモリ１０が最新デ
ータを保持していることを示す。さらにこの第１のバス
変換器１２は、ローカルバス１５の使用権を解放してキ
ャッシュメモリ１１とＣＰＵ９の動作凍結を解除する。
これによって、キャッシュメモリ１１が再度ローカルバ
ス１５上に読出しコマンドを発行し、主メモリ１０が最
新データを供給して、キャッシュメモリ１１にキャッシ
ングするとともにキャッシュステータスをＳｈａｒｅｄ
とする。さらに、ＣＰＵ９は、キャッシングされた最新
データをキャッシュメモリ１１から受け取る。このよう
に動作することで、各ＣＰＵ９間で最新更新データの授
受が保証され、各ＣＰＵ９からは主メモリ１１に対し、
データ更新の時間的連続性、アドレス空間の対象性を有
している。このようなマルチＣＰＵ部８で、複数の処理
を実行する場合、代表的な処理方法として、図３に示す
処理単位による分割方法と図４に示すデータ数による分
割方法の２種類の処理方法があり、また通常はこれらの
折中方法で実行される。処理単位による分割方法は、各
処理において相互にデータ依存性のない複数の異なる処
理を複数のＣＰＵ９で並列に処理する方法である。一方
データ数による分割方法は、処理対象となるデータ数を
ＣＰＵ９の個数分分割し、異なるデータ群に対して同一
の処理を全てのＣＰＵ９で実行する方法である。マルチ
ＣＰＵ部８の主メモリ１０に格納されている信号処理プ
ログラムは、各信号処理メニュー毎にモジュール化され
ており、その信号処理メニュープログラムモジュールは
処理対象となるデータ数を任意に分割実行可能なように
構造化されている。したがって、信号処理プログラム
は、相互にデータ依存性のない各信号処理メニュープロ
グラムに対しては、待機状態にある複数のＣＰＵ９で同
時に並列に実行し、また、信号処理メニュー間で相互に
データ依存性がある場合には、待機状態にある複数のＣ
ＰＵ９で、同一の信号処理メニュープログラムを処理対
象となるデータ数を分割して実行する。クラスタマスタ
２のマルチＣＰＵ部８、各クラスタ１のマルチＣＰＵ部
８、各クラスタ１のベクタ演算部１６の実行制御に関す
る相互同期は、従来の装置と同様に、信号処理モード毎
に規定されたレーダタイミングから受信されるタイムイ
ンターバルを基準に、クラスタマスタ２のマルチＣＰＵ
部８、各クラスタ１のマルチＣＰＵ部８、各クラスタ１
のベクタ演算部１６をそれぞれパイプラインステージと
してパイプライン処理により実行される。レーダタイミ
ング信号６からの起動トリガの受信とともに、各クラス
タ１のうちのある１つのクラスタ１のタイミング発生器
２５は、同一クラスタ１内のローカルバス１５上に割込
みメッセージコマンドを発行し、この割込みメッセージ
コマンドは、同一クラスタ１内の第１のバス変換器１２
によってシステムバス上にも発行される。クラスタマス
タ２の全てのＣＰＵ９は、この割込みに応答するが、ク
ラスタマスタ２のＣＰＵ９のうちある１つのＣＰＵ９が
割込み処理の実行権を得る。クラスタ２の割込み処理の
実行権を得たＣＰＵ９は、以後クラスタマスタ２のスケ
ジューラとして動作し、クラスタマスタ２の主メモリ１
０に格納されている制御プログラムにタスクスイッチ
し、図５に示すようなフローチャートに従ってレーダ信
号処理装置の有効資源割り当てとスケジューリングの決
定が行われる。外部パスインターフェース３より外部装
置が次のタイムインターバルで実行すべき要求処理量、
すなわちビーム本数、各ビームの信号処理メニュー、各
ビームのデータ数、管理ビームの処理優先度、各ビーム
に対する信号処理メニューの処理優先度、完了時間を獲
得する。このとき、このＣＰＵ９は、クラスタマスタ２
の主メモリ１０上に構築されている有効資源ライブラリ
と要求処理量とのつき合わせを行う。有効資源ライブラ
リは、一種のデータベースであり、本レーダ信号処理装
置内で利用可能な全ての資源が登録されている。具体的
には、クラスタマスタ２のＣＰＵ数、クラスタ数、各ク
ラスタ１のＣＰＵ数、各クラスタ１のデータメモリ数、
各クラスタ１の専用演算ユニットタイプ及び数量等が登
録されており、パワーオンスタート時に各資源の有無を
確認後、利用可能になる。また、有効資源に故障が発見
された場合には、この有効資源ライブラリより削除され
る。ＣＰＵ９は、次のタイムインターバルで実行すべき
要求処理量を分析し、要求処理を最大限に消化するよう
規定の方針に従って有効資源ライブラリに登録されてい
る有効資源の資源割当てと処理のスケジュールの決定を
行う。その情報は、制御パラメータとして、クラスタマ
スタ２の第１のバス変換器１２、システムバス４、各ク
ラスタ１の第１のバス変換器１２、各クラスタ１のロー
カルバス１５を介して各クラスタ１の主メモリ１０に転
送される。その後、割込みメッセージコマンドを制御パ
ラメータの転送と同様にして各クラスタ１の各ＣＰＵ９
に発行し、制御パラメータを転送したことを通知する。
また、クラスタマスタ２の他のＣＰＵ９は、ループ処理
を行って実行可能状態を示すクラスタマスタ１の主メモ
リ１０上に確保されたセマフォをテストし待機状態に入
る。スケジューラのＣＰＵ９は、クラスタマスタ１の各
ＣＰＵ１で行う処理をクラスタマスタ１の主メモリ１０
上に制御パラメータを書き込み後、セマフォに対して実
行可能状態を示すマーキングを行う。待機状態にあった
ＣＰＵ９は、セマフォを獲得することでループ処理を抜
け出し、制御パラメータで指定された所定の処理を開始
する。所定の処理の終了時、スケジューラのＣＰＵ９
が、実行完了状態を示すセマフォを、起動時と同様に他
のＣＰＵ９から受け取ることでクラスタマスタ１内の処
理が完了することを知る。一方、各クラスタ１に制御パ
ラメータが発行されたのち、後続の割込みメッセージコ
マンドによってクラスタ１内の全てのＣＰＵ９は、この
割込みに対し応答するが、ある１つのＣＰＵ９だけが、
割込み処理の実行権を得る。クラスタ１の割込み処理の
実行権を得たＣＰＵ９は、以後クラスタ１のスケジュー
ラとして動作し、クラスタ１の主メモリ１０に格納され
ている制御プログラムにタスクスイッチし、クラスタ１
内の他のＣＰＵ９に対し、クラスタ１の主メモリ１０に
制御パラメータとして書込み後、クラスタマスタ２のＣ
ＰＵ９間のセマフォ授受と同様にして、制御パラメータ
情報に基づく所定の処理の起動及び終了通知を行う。ま
た、クラスタ１のスケジューラとなったＣＰＵ９は、ク
ラスタマスタ２から転送された制御パラメータ情報に基
づき、ベクタ演算部１６の制御レジスタ２４へ、ローカ
ルバス１５、第２のバス変換器２１、スイッチネットワ
ーク２２を介して、制御データを転送する。この制御デ
ータには、ベクタ演算部１６を制御するための情報が含
まれており、専用演算ユニット１９の、ビーム及び処理
メニュー毎のグルーピングと演算モード、データメモリ
１７のビーム及び処理メニュー毎のグルーピングとモー
ド、ビームデータ入力ポート１８のビームデータバス５
から取得するビーム番号、ビームデータ数、Ｉ／Ｏコン
トローラ２０の処理メニュー毎のモード及び転送データ
数、スイッチネットワーク２２のビーム及び処理メニュ
ー毎のネットワーク形態である。この制御データが制御
レジスタ２４に書込まれた後、タイミング発生器２５に
よって、レーダタイミング６の起動トリガが検出される
と、制御部２３は、制御データの制御情報に従って、ベ
クタ演算部１６の各資源を制御し、信号処理メニューを
実行していく。図６は、この処理の様子を示したもので
あり、異なるビームに対し、異なる信号処理メニューを
それぞれグルーピングした専用演算ユニット１９とデー
タメモリ１７を用いて実行し、ビームデータ入力ポート
１８からは、同時に次のタイムインターバルで処理する
ビームデータを複数ビーム分取り込み、データメモリ１
７に転送する。なお、グルーピングが、クラスタ１間を
またがる場合は、Ｉ／Ｏコントローラ２０、クラスタ間
バス７を介してデータメモリ１７間でデータ転送を行
い、ベクタ演算中間データ、ビームデータの交換を行
う。このようにして、ベクタ演算部１６において、信号
処理メニューが実行され、目標であると想定される信号
強度レベルがあるスレッショルドレベルより大きい空間
的位置とその信号強度レベルデータメモリ１７に仮想的
にマッピングされたメモリ空間上に格納される。ベクタ
演算部１６の処理終了を検出したタイミング発生器２５
は、ベクタ演算部１６の処理終了を同一クラスタ１内の
マルチＣＰＵ部８のスケジューラのＣＰＵ９へ通知する
ため割込みメッセージがコマンドをローカルバス１５上
に発行する。次にスケジューラのＣＰＵ９は、割り込み
を受付け、データメモリ１７よりスイッチネットワーク
２２、第２のバス変換器２１、ローカルバス１５を介し
て、目標であると想定される信号強度レベルがあるスレ
ッショルドレベルより大きい空間的位置とその信号強度
レベルを読出し、主メモリ１０へ転送する。さらに、ス
ケジューラのＣＰＵ９は、待機状態にある他のＣＰＵ９
に対し、セマフォの授受によって、ビーム間に独立した
目標の判定処理、及び、ビーム間の相関処理の起動を行
う。このとき、ビーム間の相関処理において他のクラス
タ１または、クラスタマスタ２の主メモリに所望のデー
タが存在する場合には、ローカルバス１５、第１のバス
変換器１２、システムバス４を介して他のクラスタ１又
は、クラスタマスタ２の主メモリ１０に読出しコマンド
を発行することにより所望のデータの授受を行う。これ
らのビーム間に独立した目標の判定処理、及びビーム間
の相関処理は、いくつかの信号処理メニュープログラム
モジュールから構成されており、待機状態にあるＣＰＵ
９を幾つかのＣＰＵ９毎にグルーピングすることによ
り、グループ単位では、異なったデータ依存性のない並
列実行可能な信号処理メニュープログラムモジュールを
並列実行し、同一グループ内のＣＰＵ９は、処理対象デ
ータを分割し、同一の信号処理メニュープログラムを並
列実行する。これらのビーム間に独立した目標の判定処
理、及び、ビーム間の相関処理が終了すると、スケジュ
ーラのＣＰＵ９と他のＣＰＵ９間で、セマフォの授受を
することによって、スケジューラのＣＰＵ９に処理終了
を通知する。さらに、スケジューラのＣＰＵ９はクラク
タ１の全ての信号処理が終了したことをクラスタマスタ
２に通知するため、割込みメッセージコマンドをシステ
ムバス４上に発行し、クラスタマスタ２はこれに応答す
る。すなわち、クラスタマスタ２では、割込み処理の実
行権を獲得したスケジューラのＣＰＵ９が、他のＣＰＵ
９に対し、追尾処理、状況認識処理のセマフォの授受を
用いて起動を行う。他のＣＰＵ９は、各クラスタ１の主
メモリ１０から、ローカルバス１５、第１のバス変換器
１２、システムバス４を介して、目標情報、状況データ
を取得し、追尾処理、状況認識処理を行う。これらの追
尾処理、状況認識処理は、いくつかの信号処理メニュー
プログラムモジュールから構成されており、待機状態に
あるＣＰＵ９のいくつかのＣＰＵ９毎にグルーピングす
ることにより、グループ単位では、異なったデータ依存
性のない並列実行可能な信号処理メニュープログラムモ
ジュールを並列実行し、同一グループ内のＣＰＵ９は、
処理対称データを分割し、同一の信号処理メニュープロ
グラムを並列実行する。これらの追尾処理、状況認識処
理が終了すると、追尾処理、状況認識処理の演算結果で
ある最終ターゲットファイルを外部バスインターフェー
ス３へ送出し、外部装置へ転送する。以上の処理をタイ
ムインターバルを基準として毎回繰り返すことにより、
所望の信号処理を実行する。

【００１７】実施例２．次にこの発明の第２の実施例を
説明する。従来のレーダ信号処理装置では、タイムイン
ターバルの基準時刻を通知する手段としてシステムバス
４の割込み専用線をタイミング発生器２５が駆動する方
法を用いていた。また、実施例１において、マルチＣＰ
Ｕ部８の各ＣＰＵ９にタイムインターバルの基準時刻を
通知する手段として、タイミング発生器２５は、レーダ
タイミング信号６を受信し、マルチＣＰＵ部８のローカ
ルバス１５上に割込みメッセージコマンドを発行するこ
とで実現していた。この場合、割込みを受け付ける各Ｃ
ＰＵ９は、一時的に現在まで実行していた処理を中断
し、処理の切り替え操作、具体的には、現在まで実行し
ていた処理のタスクコントロールブロックを主メモリ１
０上のスタック空間に退避する操作と割込みメッセージ
コマンドの解析と新たに実行すべき処理のタスクコント
ロールブロックの初期化を実行する必要がある。これら
一連の割込み処理を回避する手段として実施例２を説明
する。実施例２の構成は、実施例１の構成とタイミング
発生器２５の機能を除き、全く同じものである。主メモ
リ１０の特定アドレスをセマフォ授受のアドレスとし、
タイミング発生器２５は、レーダタイミング信号６から
起動トリガ信号を受信すると、その特定アドレスに対
し、ローカルバス１５上に読出しコマンドを発行する。
さらに、読出しデータに対し、事前に規定されたビット
位置にセマフォフラグとして”１”を論理和をとってセ
ットし、これを書込みデータとして再度特定アドレスに
対し、ローカルバス１５上に書込みコマンドを発行す
る。これら一連の読出しコマンド、書込みコマンドは、
非分割の連続サイクルとして発行され、ローカルバス１
５のプロトコルの一種として、この一連の非分割の連続
サイクルが分割されることがないことを保証する。マル
チＣＰＵ部８は、待機状態にあるとき、常にこのセマフ
ォフラグに対し、連続的に読出しコマンドを発行する。
読出しコマンドは、一度主メモリ１０から読出しデータ
が供給されるが、以降はキャッシュメモリ１１に対して
読出しが行われる。この処理は、セマフォフラグが”
１”にセットされるまで、全ての待機状態のＣＰＵ９で
続行される。ここで、タイミング発生器２５がセマフォ
フラグのビット位置に”１”をセットする書込みコマン
ドをローカルバス１５に発行すると、主メモリ１０の特
定アドレスに書込み操作が行われるとともに、キャッシ
ュメモリ１１のバススヌープ機構が動作し、ＣＰＵ９が
発行する次の読出しコマンドは、キャッシュメモリ１１
内の古いデータではなく、主メモリ１０の最新更新デー
タすなわちセマフォフラグがＣＰＵ９に供給される。待
機状態にあるＣＰＵ９の幾つかは、セマフォフラグがセ
ットされたものと判断し、タイミング発生器２５と同様
にセマフォフラグ読出しコマンドとセマフォフラグをリ
セットするすなわち”０”を書き込むための書込みコマ
ンドを非分割の連続サイクルとして発行する。しかしな
がら、待機状態にあるいくつかのＣＰＵ９が、この処理
をほぼ同時に行うので、ローカルバス１５のバス調停回
路によって選択された唯一のＣＰＵ９がセマフォフラグ
を獲得、すなわちセマフォ読出しコマンドにおいて”
１”を検出することができる。他の待機状態にあるいく
つかのＣＰＵ９は、セマフォを獲得することはできな
い。セマフォフを獲得した唯一のＣＰＵ９は、その後ス
ケジューラとして実施例１と同様の動作を行う。なお、
クラスタ１の場合と同様に、クラスタマスタ２において
も特定のクラスタ１のタイミング発生器２５がクラスタ
１のローカルバス１５、クラスタ１の第１のバス変換器
１２、システムバス４、クラスタマスタ２の第１のバス
変換器１２、クラスタマスタ２のローカルバス１５を介
して、クラスタマスタ２の主メモリ１０にセマフォフラ
グの発行を行うことによってスケジューラとなるＣＰＵ
９を決定し、以後の処理は、実施例１と同様に動作が行
われる。

【００１８】

【発明の効果】この発明は、以上のように構成されてい
るため、以下に記載されるような効果を有する。一般
に、複数のビームに対し、異なる信号処理メニューを実
行させる頻度が高いことから、必ずしもビーム１本の最
大要求処理量に見合うＣＰＵ、専用演算器等の資源量
を、ビーム本数分同数用意する必要はなく、少ないビー
ム数や、少ない要求処理量に対する信号処理モードで
は、タイムインターバルを短くすることが可能であり、
レーダ信号処理装置の重要な評価ファクタの一つである
レスポンスタイムを短くすることが可能になり、追尾精
度、目標検出精度の向上が期待できる。

【００１９】また、信号処理プログラムを変更すること
なく、実装時に有効資源ライブラリに数量を登録するだ
けで、ＣＰＵ負荷分散処理、スイッチネットワークによ
る柔軟なグルーピングによって、専用演算器、ＣＰＵの
稼動率を従来よりも上げることが可能であり、最適な価
格対性能比を持つレーダ信号処理器が提供可能になる。

【００２０】また、システムバス、ローカルバスに接続
されるバススヌーピング機構を備えたキャッシュメモ
リ、バス変換器によって、複数のクラスタの複数のＣＰ
Ｕ間で発生するデータ更新にともなう時間的整合性を維
持する機能が実現されていることから、システムバス、
ローカルバス上のバス転送頻度を軽減することが可能に
なり、バス競合にともなうＣＰＵ演算時間の増大を抑え
ることが可能になり、結果的により大きな要求処理に対
応することが可能になる。

【００２１】また、複数のクラスタの複数のＣＰＵ間で
発生するデータ更新にともなう時間的整合性を維持する
機能が実現されていることから、いくつかのＣＰＵが故
障した場合も、有効資源ライブラリより故障したユニッ
トを削除することだけで、他のクラスタ、クラスタマス
タのＣＰＵを用いてグルーピングすることが可能にな
り、部分的な故障が発生した場合も演算性能を極力落と
さずに継続処理可能なことと、ＣＰＵの故障、専用演算
器の故障、クラスタの故障ときめ細かい故障分離が可能
な高いフォールトトレランス性を有するレーダ信号処理
装置が提供できる。

【００２２】また、レーダタイミングをＣＰＵに通知す
る場合、タイミング発生器によるセマフォの発行と、Ｃ
ＰＵのポーリング処理によるタスクスイッチという方法
を用いているため、割込みを使用する従来の装置にくら
べ、短い時間でタスクスイッチを行うことが可能にな
り、結果的により大きな要求処理に対応することが可能
になる。

【００２３】また、バススヌーピング機構を備えたキャ
ッシュメモリ、バス変換器によって、複数のＣＰＵ間で
発生するデータ更新に伴う時間的整合性を維持する機能
が実現されていることから、ＣＰＵ間で主メモリを介し
たデータの受け渡しを行うプログラム作成が容易にな
る。

【図面の簡単な説明】

【図１】この発明の実施例を示すブロック図である。

【図２】ＣＰＵから見たメモリ空間のメモリマップを示
す図である。

【図３】複数のＣＰＵが処理を分割して並列実行する様
子を示した図である。

【図４】複数のＣＰＵがデータ数を分割して並列実行す
る様子を示した図である。

【図５】有効資源割当てプログラムのフローチャートで
ある。

【図６】ベクタ演算部のグルーピングを行った１例を示
した図である。

【図７】従来のレーダ信号処理装置を示す図である。

【図８】従来のレーダ信号処理装置の処理タイミングを
示すタイムチャートである。

【符号の説明】

１ クラスタ ２ クラスタマスタ ３ 外部バスインターフェース ４ システムバス ５ ビームデータバス ６ レーダタイミング信号 ７ クラスタ間バス ８ マルチＣＰＵ部 ９ ＣＰＵ １０ 主メモリ １１ キャッシュメモリ １２ 第１のバス変換器 １３ 第１の履歴管理メモリ １４ 第２の履歴管理メモリ １５ ローカルバス １６ ベクタ演算部 １７ データメモリ １８ ビームデータ入力ポート １９ 専用演算ユニット ２０ Ｉ／Ｏコントローラ ２１ 第２のバス変換器 ２２ スイッチネットワーク ２３ 制御部 ２４ 制御レジスタ ２５ タイミング発生器

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数の信号処理プログラムモジュールか
   らなるレーダ信号処理プログラムと制御プログラムが格
   納されている主メモリと、レーダ信号処理プログラムと
   制御プログラムを実行し、要求性能によって装備する数
   量を変更可能な複数のＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏ
   ｃｅｓｓｉｎｇ Ｕｎｉｔ）と、前記主メモリのコピー
   を保持し、データ更新にともなう前記ＣＰＵ間での時間
   的整合性を維持する機能を有し、前記ＣＰＵに対し最低
   １個以上有するキャッシュメモリと、前記ＣＰＵとシス
   テムバス上に接続される他の機能ユニットとのデータ交
   換を制御する第１のバス変換器と、前記キャッシュメモ
   リと前記主メモリと前記第１のバス変換器を接続し、デ
   ータ内容整合性を維持する機能をバスプロトコル上で具
   備するローカルバスとから構成されるマルチＣＰＵ部を
   備え、複数の信号処理プログラムモジュールを複数のＣ
   ＰＵでそれぞれ並列に実行するか、または、複数の信号
   処理プログラムモジュールのある１つの信号処理プログ
   ラムモジュールの処理対象データを複数のＣＰＵで分割
   し並列実行することを前記ＣＰＵの一つであるスケジュ
   ーラＣＰＵで実行される有効資源割当てプログラムによ
   り導き出された処理時間予測値に基づき、前記複数のＣ
   ＰＵがそれぞれ処理すべき信号処理プログラムモジュー
   ルと処理対象データ数を要求されるタイムインターバル
   毎に毎回決定し、要求される信号処理モードを処理して
   いくＣＰＵ負荷分散処理機能を有することを特徴とする
   レーダ信号処理装置。
2. 【請求項２】 前記マルチＣＰＵ部と、前記マルチＣＰ
   Ｕ部により制御され、前記マルチＣＰＵ部とのデータ交
   換を制御する第２のバス変換器と、入力信号データであ
   るビームデータ、ベクタ演算中間データ及びベクタ演算
   結果を保持する機能を有し、要求性能によって装備する
   数量を変更可能な複数のデータメモリと、前記ビームデ
   ータが送信されてくるビームデータバスと、ビームデー
   タをデータメモリに転送するビームデータ入力ポート
   と、ビームデータに対しベクタ演算を施し要求性能によ
   って装備する数量を変更可能な複数の専用演算ユニット
   と、レーダタイミング信号を入力し専用演算ユニットへ
   演算開始信号を与えるとともに前記マルチＣＰＵ部のロ
   ーカルバス上のメモリ空間に対し割込みメッセージ・コ
   マンドとして前記マルチＣＰＵ部の任意のＣＰＵに対し
   割込みを起動する機能を有するタイミング発生器と、前
   記データメモリ内のデータを外部と通信するためのＩ／
   Ｏコントローラと、前記データメモリと前記ビームデー
   タ入力ポートと前記専用演算ユニットと前記第２のバス
   変換器を相互に接続しこれらの接続形態を動的に変更可
   能なスイッチネットワークと、前記マルチＣＰＵ部から
   パラメータ設定可能な制御情報を保持する制御レジスタ
   と、制御レジスタの制御パラメータに基づきベクタ演算
   の制御を行う制御器とを備え、要求されるタイムインタ
   ーバル毎に、前記マルチＣＰＵ部の１つであるスケジュ
   ーラＣＰＵで実行される有効資源割当てプログラムによ
   り導き出された処理時間予測値に基づき、スイッチネッ
   トワークの接続形態を変更し、データメモリ、専用演算
   器、ビームデータ入力ポート、Ｉ／Ｏコントローラのグ
   ルーピング構成、グループ毎の信号処理メニュー及びビ
   ーヒムデータ処理量を変え、要求される信号処理モード
   を処理する機能を有するベクタ演算部を有することを特
   徴とするレーダ信号処理装置。
3. 【請求項３】 前記マルチＣＰＵ部と、前記ベクタ演算
   部から構成され、かつ、要求性能によって装備する数量
   を変更可能な複数のクラスタと、複数のクラスタ内のデ
   ータメモリ間で通信するためのクラスタ間バスと、前記
   マルチＣＰＵ部の機能を有し、全てのクラスタを制御す
   るクラスタマスタと、外部装置とのデータ転送を制御す
   る外部バスインターフェースと、前記クラスタと前記ク
   ラスタマスタと前記外部バスインターフェース間のデー
   タ転送を行うためのシステムバスと、本装置内で利用可
   能な全ての資源が登録されている有効資源ライブラリを
   参照し、前記クラスタマスタ内のスケジューラＣＰＵで
   実行される有効資源割当てプログラムより導かれた処理
   時間予測値に基づき、各クラスタのＣＰＵ、各クラスタ
   のベクタ演算部、クラスタマスタのＣＰＵの各資源に対
   し、資源割当てとスケジューリングを要求されるタイム
   インターバル毎に毎回行ない、要求される信号処理モー
   ドを処理していく機能を有することを特徴とするレーダ
   信号処理装置。
4. 【請求項４】 前記マルチＣＰＵ部の前記ローカルバス
   上のメモリ空間に対し、レーダタイミング信号を変換
   し、信号処理の起動トリガを受信する毎に、前記主メモ
   リのあるアドレスに対しセマフォフラグとして非分割の
   読出しバスサイクルとそれに引き続く書込みバスサイク
   ルの排他的なアクセスを行うタイミング発生器を有する
   ことを特徴とする請求項２または、請求項３記載のレー
   ダ信号処理装置。
5. 【請求項５】 前記システムバス上に接続される全ての
   前記クラスタ内部の全ての主メモリが一つのメモリ空間
   上にマッピングされており、全てのクラスタ内部の全て
   の前記マルチＣＰＵ部のＣＰＵからメモリ空間がアクセ
   ス可能であり、同一クラスタ内のキャッシュメモリが他
   のクラスタの共有メモリのデータをキャッシングしてい
   ることを示す情報を保持する第１の履歴管理メモリと、
   同一クラスタ内の主メモリのデータが最新データでない
   可能性があることを示すアドレス情報を保持する第２の
   履歴管理メモリと、ローカルバス、システムバス上に接
   続される他のクラスタ内部の全てのＣＰＵ間で全ての主
   メモリに対するデータ更新にともなう時間的整合性を維
   持する機能を有する前記マルチＣＰＵ部の第１のバス変
   換部と、全てのクラスタの第１のバス変換器を接続し、
   全ての主メモリに対するデータ更新にともなう時間的整
   合性を維持する機能をバスプロトコルとして具備するシ
   ステムバスとから構成される請求項３記載のレーダ信号
   処理装置。