CN117608231B - 换流阀阀控系统的冗余控制方法及装置 - Google Patents

换流阀阀控系统的冗余控制方法及装置 Download PDF

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Abstract

本发明公开了一种换流阀阀控系统的冗余控制方法及装置，该方法包括：将两个切换板接收的阀控主机发出的值班状态和触发脉冲，发送至脉冲分配板中对应的FPGA；针对每一FPGA：在该FPGA接收到表征备用状态的值班状态时：通过该FPGA对数据选择器输出低电平的控制信号，维持该FPGA和另一FPGA的控制信号输出状态；在该FPGA通过监视输出通道接收的另一FPGA的运行状态信息为死机状态时：该FPGA通过监视输出通道向另一FPGA输出低电平信号。本发明用以实现对换流阀阀控系统冗余的高效控制，提高阀控切换可靠性和故障响应速度，增强系统运行稳定性。

Description

换流阀阀控系统的冗余控制方法及装置
技术领域
本发明涉及柔性直流输电技术领域，尤其涉及换流阀阀控系统的冗余控制方法及装置。
背景技术
本部分旨在为权利要求书中陈述的本发明实施例提供背景或上下文。此处的描述不因为包括在本部分中就承认是现有技术。
随着柔直技术的深入发展，对柔直控保的可靠性要求也越来越高。阀控系统作为控制柔直换流阀安全稳定运行的“大脑”，其全冗余设计是提高柔直可靠性的有效手段。目前阀控全冗余设计如图1所示，可以概括为：独立且互为冗余两个阀控主机、脉冲分配机箱配置独立的切换板（对应两个阀控主机）、脉冲分配机箱中脉冲分配板配有两个FPGA芯片（每个FPGA芯片配有独立电源、独立晶振、独立通讯总线）。目前阀控没有做到全冗余的部分只有与模块接口的光模块，但这个问题通过模块交叉通讯已经解决。虽然阀控硬件冗余设计已经初具雏形，但是如何通过软硬件结合保证冗余切换的可靠性和快速性也同样是一个重要问题。
现阶段，多采用如下方案来进行换流阀阀控系统的冗余控制：基于双FPGA冗余设计的阀控脉冲分配板，并使用FPGA1来控制数据选择模块进行切换。
但目前的上述方案存在如下缺点：上述方案涉及的FPGA1来控制数据选择模块进行切换并不可靠，当FPGA1失电时可以控制由FPGA2来控制光模块发送触发脉冲，但当FPGA1死机且FPGA1到数据选择模块的管脚保持高电平输出时，FPGA2无法控制光模块发送触发脉冲。
发明内容
本发明实施例提供一种换流阀阀控系统的冗余控制方法，应用于换流阀阀控系统中的阀控脉冲分配机箱；所述阀控脉冲分配机箱包括两个切换板和连接两个切换板的脉冲分配板；所述脉冲分配板包括与每一切换板对应连接的FPGA和光模块，用以实现对换流阀阀控系统冗余的高效控制，提高阀控切换可靠性和故障响应速度，增强系统运行稳定性，该方法包括：
将两个切换板接收的阀控主机发出的值班状态和触发脉冲，发送至脉冲分配板中对应的FPGA；所述值班状态包括主用状态和备用状态；所述FPGA之间设置有监视输出通道；所述监视输出通道用于传递FPGA的运行状态信息；
针对每一FPGA：
在该FPGA接收到表征主用状态的值班状态时：通过该FPGA对数据选择器输出高电平的控制信号；通过该FPGA控制光发模块进行输出所述该FPGA接收的所述触发脉冲；
在该FPGA接收到表征备用状态的值班状态时：通过该FPGA对数据选择器输出低电平的控制信号，维持该FPGA和另一FPGA的控制信号输出状态；所述控制信号输出状态用于表征FPGA输出的控制信号的类型；若另一FPGA同样接收到表征备用状态的值班状态，则发出FPGA值班状态异常且光发模块控制无效的告警信息；
在该FPGA通过监视输出通道接收的另一FPGA的运行状态信息为死机状态时：该FPGA通过监视输出通道向另一FPGA输出低电平信号。
本发明实施例还提供一种换流阀阀控系统的冗余控制装置，应用于换流阀阀控系统中的阀控脉冲分配机箱；所述阀控脉冲分配机箱包括两个切换板和连接两个切换板的脉冲分配板；所述脉冲分配板包括与每一切换板对应连接的FPGA和光模块，用以实现对换流阀阀控系统冗余的高效控制，提高阀控切换可靠性和故障响应速度，增强系统运行稳定性，该装置包括：
信息发送模块，用于将两个切换板接收的阀控主机发出的值班状态和触发脉冲，发送至脉冲分配板中对应的FPGA；所述值班状态包括主用状态和备用状态；所述FPGA之间设置有监视输出通道；所述监视输出通道用于传递FPGA的运行状态信息；
FPGA控制模块，用于针对每一FPGA：
在该FPGA接收到表征主用状态的值班状态时：通过该FPGA对数据选择器输出高电平的控制信号；通过该FPGA控制光发模块进行输出所述该FPGA接收的所述触发脉冲；
在该FPGA接收到表征备用状态的值班状态时：通过该FPGA对数据选择器输出低电平的控制信号，维持该FPGA和另一FPGA的控制信号输出状态；所述控制信号输出状态用于表征FPGA输出的控制信号的类型；若另一FPGA同样接收到表征备用状态的值班状态，则发出FPGA值班状态异常且光发模块控制无效的告警信息；
在该FPGA通过监视输出通道接收的另一FPGA的运行状态信息为死机状态时：该FPGA通过监视输出通道向另一FPGA输出低电平信号。
本发明实施例还提供一种计算机设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现上述换流阀阀控系统的冗余控制方法。
本发明实施例还提供一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，所述计算机程序被处理器执行时实现上述换流阀阀控系统的冗余控制方法。
本发明实施例还提供一种计算机程序产品，所述计算机程序产品包括计算机程序，所述计算机程序被处理器执行时实现上述换流阀阀控系统的冗余控制方法。
本发明实施例中，将两个切换板接收的阀控主机发出的值班状态和触发脉冲，发送至脉冲分配板中对应的FPGA；所述值班状态包括主用状态和备用状态；所述FPGA之间设置有监视输出通道；所述监视输出通道用于传递FPGA的运行状态信息；针对每一FPGA：在该FPGA接收到表征主用状态的值班状态时：通过该FPGA对数据选择器输出高电平的控制信号；通过该FPGA控制光发模块进行输出所述该FPGA接收的所述触发脉冲；在该FPGA接收到表征备用状态的值班状态时：通过该FPGA对数据选择器输出低电平的控制信号，维持该FPGA和另一FPGA的控制信号输出状态；所述控制信号输出状态用于表征FPGA输出的控制信号的类型；若另一FPGA同样接收到表征备用状态的值班状态，则发出FPGA值班状态异常且光发模块控制无效的告警信息；在该FPGA通过监视输出通道接收的另一FPGA的运行状态信息为死机状态时：该FPGA通过监视输出通道向另一FPGA输出低电平信号，从而通过在脉冲分配机箱脉冲分配板的双FPGA之间设置监视输出通道，不仅达到监视控制信号的作用，而且当前FPGA可在另一FPGA为死机状态时，拉低另一FPGA使其输出低电平信号，解决了现有技术下阀控脉冲分配板双FPGA无法有效控制光发模块的问题，实现了对换流阀阀控系统冗余的高效控制，还提高了阀控切换可靠性和故障响应速度，增强系统运行稳定性，避免系统不必要停机的问题。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
图1为本发明实施例中一种柔直控保系统层级架构的具体示例图；
图2为本发明实施例中一种现有技术下阀控主流冗余链路的具体示例图；
图3为本发明实施例中一种典型脉冲分配板双FPGA对光模块控制电路的具体示例图；
图4为本发明实施例中一种阀控脉冲分配机箱的内部连接关系的具体示例图；
图5为本发明实施例中一种换流阀阀控系统的冗余控制方法的流程示意图；
图6为本发明实施例中一种换流阀阀控系统的冗余控制装置的结构示意图；
图7为本发明实施例中一种换流阀阀控系统的冗余控制装置的具体示例图；
图8为本发明实施例中一种换流阀阀控系统的冗余控制装置的具体示例图；
图9为本发明实施例中一种换流阀阀控系统的冗余控制装置的具体示例图；
图10为本发明实施例中用于换流阀阀控系统的冗余控制的计算机设备示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚明白，下面结合附图对本发明实施例做进一步详细说明。在此，本发明的示意性实施例及其说明用于解释本发明，但并不作为对本发明的限定。
本文中术语“和/或”，仅仅是描述一种关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中术语“至少一种”表示多种中的任意一种或多种中的至少两种的任意组合，例如，包括A、B、C中的至少一种，可以表示包括从A、B和C构成的集合中选择的任意一个或多个元素。
在本说明书的描述中，所使用的“包含”、“包括”、“具有”、“含有”等，均为开放性的用语，即意指包含但不限于。参考术语“一个实施例”、“一个具体实施例”、“一些实施例”、“例如”等的描述意指结合该实施例或示例描述的具体特征、结构或者特点包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。各实施例中涉及的步骤顺序用于示意性说明本申请的实施，其中的步骤顺序不作限定，可根据需要作适当调整。
本申请技术方案中对数据的获取、存储、使用、处理等均符合国家法律法规的相关规定。
本发明实施例涉及下列名词，如下进行解释：
MMC-HVDC：模块化多电平高压直流输电；
IGBT：绝缘栅双极型晶体管；
PPC：Performance Optimization With Enhanced RISC-PerformanceComputing，一种精简指令集（RISC）架构的中央处理器（CPU）；
FPGA，Field Programmable Gate Array，现场可编程门阵列；
VCMI，Valve Control and Monitoring Interface，阀控制与监测接口；
VGC，Valve Group Control，阀组控制；
ACB，Arm Control Board， 桥臂控制板；
VGCB，Valve Group Control Board，阀组控制板；
LB，Link Board，链接板；
SSC，System and Station Control，系统级与换流站级控制；
CCP，Converter Control and Protection，换流器控制保护；
VCM，Valve Control and Monitoring，阀控制监测；
PMC，Power Module Controller，功率模块控制器；
SM，sub_module，子模块；
SCADA，Supervisory Control And Data Acquisition，数据采集与监制系统。
柔性直流输电技术是一种以全控型电力电子器件、电压源换流器和脉宽调制技术为基础的新型直流输电技术。柔直输电在控制上的灵活性，使其在大规模风电等可再生能源并网、向无源网络供电、城市配网增容、异步交流电网互联等方面具有广阔的应用前景。此外相比于传统晶闸管阀，柔直阀无需滤波器，直流母线无需电容器，阀组采用模块化设计和冗余控制，不仅便于扩容及检修，且具备输出电压电平数多，谐波含量低，开关损耗低等优点。
柔性直流输电控制保护系统是柔性直流输电的“大脑”，负责控制柔直系统平稳运行，并保证保护装置的快速、准确动作。柔直控保系统层级架构如下图1所示，可分为系统级和站级控制（SSC）、换流器控制保护（CCP，也称为极控）、阀控制监视（VCM）和功率模块控制（PMC）四个层级。其中阀控制监视（VCM）又可分为阀控接口设备（VCMI）和阀组控制（VGC）两个层级，VCMI也称为阀控主机屏，VGC也称为脉冲分配屏。VCM在换流站所有控制层级中属于阀级控制保护系统，主要完成换流阀脉冲调制、脉冲分配及相关的保护功能。VCM接收CCP下发的控制保护命令，并反馈换流阀的部分状态信息给CCP，同时向下层脉冲分配屏发送控制命令，并接收脉冲分配屏接收的功率模块状态和故障信息。
为了提高阀控设备阀控制监视（VCM）可靠性，阀控阀控制监视（VCM）采用了冗余热备用系统运行方式。目前阀控主流冗余链路示意图如图2所示，阀控VCMI和VGC之间采用交叉通讯方式实现冗余，即VCMI中桥臂控制板与VGC中VGCB板（切换板）交叉相连，且VGC机箱内配置双VGCB板，LB板（脉冲分配板）配有双FPGA，其中VGCB-A/VGCB-B板与LB板FPGA-A/FPGA-B配有独立通讯总线。除此之外，柔直阀子模块根据模块编号在奇数和偶数编号之间进行互联，且不同VGC机箱之间连接奇数或偶数编号模块，以此达到单VGC机箱掉电不影响系统继续运行的目的。使用以上冗余技术后，VCMI机箱中桥臂控制板将收到同一模块的4个状态信息，桥臂控制板需要对这4个状态信息进行4选1；模块控制板（PMC）在下行直连通讯有效时执行直连通道指令，否则执行相邻模块交叉通讯指令，此处下行直连通讯是单通道通讯，涉及到LB板双FPGA对发送光模块选择问题，即系统冗余控制问题。
为了保证LB板双FPGA对发送光模块控制的可靠性，不仅要考虑FPGA正常工作的工况，还要确保FPGA故障时有效控制光模块的输出。典型脉冲分配板双FPGA对光模块控制电路如图3所示，包括：数据选择器、双FPGA之间串行通讯监视链路、双FPGA对数据选择器控制管脚A0和A1监视电路。数据选择器功能表如表1所示，结合连接关系可以看出，当FPGA1和FPGA2对数据选择器输出的控制信号相同时，光发模块输出FPGA1的触发脉冲，当FPGA1和FPGA2对数据选择器输出的控制信号相反时，光发模块输出FPGA2的触发脉冲。该电路可以确保在单FPGA死机的情况准确切换，如当FPGA1死机时，FPGA2通过对FPGA1到数据选择器控制信号的监视可明确FPGA1死机时的控制信号状态，再将该信号取反就可由FPGA2控制光发模块的输出；同理，当FPGA2死机时，FPGA1输出与FPGA2相同的控制信号，光发模块的输出就可由FPGA1控制。
表1
现阶段，存在如下两种方案来进行换流阀阀控系统的冗余控制：
其一、基于双FPGA冗余设计的阀控脉冲分配板，并使用FPGA1来控制数据选择模块进行切换。
其二、基于双FPGA冗余配置的VBC光触发回报板的设计方案，实现了除收发光头之外的硬件全冗余，同时提出了双FPGA冗余切换方法。
但目前的上述方案存在如下缺点：
上述其一的方案，其涉及的FPGA1来控制数据选择模块进行切换并不可靠，当FPGA1失电时可以控制由FPGA2来控制光模块发送触发脉冲，但当FPGA1死机且FPGA1到数据选择模块的管脚保持高电平输出时，FPGA2无法控制光模块发送触发脉冲；
上述其二的方案，存在如下3个问题：
问题一、不支持FPGA1和FPGA2的值班状态都为主用的情况。当FPGA1主用时，FPGA1根据监测到的FPGA2输出到数据选择器的控制信号，将自身输出到选择器的控制信号设置为与FPGA2到数据选择器控制信号相反，从而实现FPGA1控制光模块输出；当FPGA2主用时，FPGA2根据监测到的FPGA1输出到数据选择器的控制信号，将自身输出到选择器的控制信号设置为与FPGA1到数据选择器控制信号相同，从而实现FPGA2控制光模块输出。因此可知当FPGA1和FPGA2都为主用时，一个需要两块FPGA输出控制信号相反，一个需要两块FPGA输出控制信号相同，抢占控制权，系统无法稳定。对于冗余控制系统而言，一般需要支持双主（两套都主用）运行，但当前方案的策略无法在双主工况下稳定运行。
问题二、FPGA对数据选择器的控制机制建立在知晓另一FPGA对数据选择器的输出控制信号基础上，且在两个FPGA中仅有一个监视通道来监视该信号，当对另一FPGA控制信号监视通道故障无从判断时，则无法控制光模块可靠输出。
问题三、当一块切换板1到脉冲分配板的FPGA1通讯故障时，同一机箱中一块切换板2到另一脉冲分配板的FPGA2通讯故障，此时应用该方案只能由同一机箱的所有脉冲分配板的FPGA1或者FPGA2控制光发模块，导致无法全部准确下发触发脉冲。
区别于前述存在的第二种进行换流阀阀控系统的冗余控制的方案，本发明实施例具备如下优点：
1、针对上述第二种方案中的问题一：本发明中的FPGA对数据选择器控制与该方案不同，当FPGA1和FPGA2均为主用时，两FPGA均对数据选择器输出高电平，最终由FPGA1控制光发模块。
2、针对上述第二种方案中的问题二：本发明除了在双FPGA之间设立监视通道外，在双FPGA的上级板卡之间也设有备用监视通道，避免了单一来源的风险，增加系统运行可靠性。
3、针对上述第二种方案中的问题三：本发明可由阀控主机综合判断互为冗余脉冲分配机箱的故障等级，且支持冗余脉冲分配机箱通道同时发送主用信号，即当切换板到脉冲分配板的FPGA通讯故障后，脉冲分配板的另一FPGA可及时控制光发模块，将触发脉冲正确下发。
综上，随着柔直技术的深入发展，对柔直控保的可靠性要求也越来越高。阀控系统作为控制柔直换流阀安全稳定运行的“大脑”，其全冗余设计是提高柔直可靠性的有效手段。目前阀控全冗余设计如图1所示，可以概括为：独立且互为冗余两个阀控主机、脉冲分配机箱配置独立的切换板（对应两个阀控主机）、脉冲分配机箱中脉冲分配板配有两个FPGA芯片（每个FPGA芯片配有独立电源、独立晶振、独立通讯总线）。目前阀控没有做到全冗余的部分只有与模块接口的光模块，但这个问题通过模块交叉通讯已经解决。虽然阀控硬件冗余设计已经初具雏形，但是如何通过软硬件结合保证冗余切换的可靠性和快速性也同样是一个重要问题。如阀控脉冲分配板如何确保在任一FPGA死机情况下可靠切换，如何保证双FPGA不抢占光模块，桥臂控制板和切换板如何协同保证系统准确及时动作等。本发明意在制定完备的冗余控制策略，从而提高阀控切换可靠性和快速性，增强系统运行稳定性，避免系统不必要停机。
为了解决上述问题，本发明实施例提供了一种换流阀阀控系统的冗余控制方法，应用于换流阀阀控系统中的阀控脉冲分配机箱；所述阀控脉冲分配机箱包括两个切换板和连接两个切换板的脉冲分配板；所述脉冲分配板包括与每一切换板对应连接的FPGA和光模块，用以实现对换流阀阀控系统冗余的高效控制，提高阀控切换可靠性和故障响应速度，增强系统运行稳定性，如图5所示，该方法包括：
步骤501：将两个切换板接收的阀控主机发出的值班状态和触发脉冲，发送至脉冲分配板中对应的FPGA；所述值班状态包括主用状态和备用状态；所述FPGA之间设置有监视输出通道；所述监视输出通道用于传递FPGA的运行状态信息；
步骤502：针对每一FPGA：
在该FPGA接收到表征主用状态的值班状态时：通过该FPGA对数据选择器输出高电平的控制信号；通过该FPGA控制光发模块进行输出所述该FPGA接收的所述触发脉冲；
在该FPGA接收到表征备用状态的值班状态时：通过该FPGA对数据选择器输出低电平的控制信号，维持该FPGA和另一FPGA的控制信号输出状态；所述控制信号输出状态用于表征FPGA输出的控制信号的类型；若另一FPGA同样接收到表征备用状态的值班状态，则发出FPGA值班状态异常且光发模块控制无效的告警信息；
在该FPGA通过监视输出通道接收的另一FPGA的运行状态信息为死机状态时：该FPGA通过监视输出通道向另一FPGA输出低电平信号。
具体实施时，首先将两个切换板接收的阀控主机发出的值班状态和触发脉冲，发送至脉冲分配板中对应的FPGA；所述值班状态包括主用状态和备用状态；所述FPGA之间设置有监视输出通道；所述监视输出通道用于传递FPGA的运行状态信息。
在一个实施例中，还包括：
连接两个FPGA的监视引脚，形成监视输出通道；
所述监视输出通道具体用于：在FPGA通过监视输出通道接收的另一FPGA的运行状态信息不为死机状态时，在两个FPGA之间互传运行状态信息。
其中，连接两个FPGA的监视引脚，形成监视输出通道；所述监视输出通道具体用于：在判定另一FPGA的运行状态信息为死机状态时，将该FPGA的监视输出通道设定为控制输出低电平，否则将该FPGA的监视输出通道设定为监视输入通道。
在一个实施例中，所述两个切换板之间还设置有背板监视通道；所述背板监视通道用于将两个切换板各自连接的FPGA的运行状态信息在两个切换板之间互传。
实施例中，FPGA也可将监视通道信息发送给对应切换板；而两个切换板之间设置有备用的备案监视通道，用于辅助监视FPGA之间的通道状态及信息。
在一个实施例中，在该FPGA通过监视输出通道接收的另一FPGA的运行状态信息为死机状态时：该FPGA通过监视输出通道向另一FPGA输出低电平信号，包括：
在该FPGA通过监视输出通道接收的另一FPGA的运行状态信息为死机状态、且该FPGA连接的切换板通过背板监视通道接收的另一FPGA的运行状态信息为死机状态时：该FPGA通过监视输出通道向另一FPGA输出低电平信号。
在一个实施例中，还包括：
在该FPGA通过监视输出通道确定另一FPGA对数据选择器输出的控制信号为高电平、和/或该FPGA连接的切换板通过背板监视通道确定另一FPGA对数据选择器输出的控制信号为高电平时，确定另一FPGA接收到表征主用状态的值班状态。
具体的，可在由该FPGA监视输出通道确定另一FPGA到数据选择器控制信号为高，同时由FPGA收到另一FPGA值班状态为主用的有效串行通讯，或串行通讯无效但由切换板间冗余监视通道确定另一FPGA通讯正常且为主用状态时，确定另一FPGA接收到表征主用状态的值班状态。
在一个实施例中，还包括：
在该FPGA通过监视输出通道确定另一FPGA对数据选择器输出的控制信号为低电平、和/或该FPGA连接的切换板通过背板监视通道确定另一FPGA对数据选择器输出的控制信号为低电平时，确定另一FPGA接收到表征备用状态的值班状态。
具体的，可在由该FPGA监视输出通道确定另一FPGA到数据选择器控制信号为低，同时由FPGA收到另一FPGA值班状态为备用的有效串行通讯，或串行通讯无效但由切换板间冗余监视通道确定另一FPGA通讯正常且为备用状态时，确定另一FPGA接收到表征备用状态的值班状态。
在一个实施例中，还包括：
在该FPGA无法通过监视输出通道确定另一FPGA的控制信号输出状态、和/或该FPGA连接的切换板无法通过背板监视通道确定另一FPGA控制信号输出状态时，确定另一FPGA的运行状态信息为死机状态。
具体的，可在该FPGA判定另一FPGA串行通讯故障，且切换板间冗余监视通道也判定另一FPGA通讯异常时，确定另一FPGA处于死机状态。
具体实施时，在将两个切换板接收的阀控主机发出的值班状态和触发脉冲，发送至脉冲分配板中对应的FPGA后，针对每一FPGA：
其一，在该FPGA接收到表征主用状态的值班状态时：通过该FPGA对数据选择器输出高电平的控制信号；通过该FPGA控制光发模块进行输出所述该FPGA接收的所述触发脉冲；
其中，在该FPGA接收到表征主用状态的值班状态时，通过该FPGA对数据选择器输出高电平的控制信号；当另一FPGA表征为备用状态时，通过该FPGA控制光发模块进行输出；当另一FPGA也表征为主用状态时，通过与切换板A相连的FPGA控制光发模块进行输出。
其二，在该FPGA接收到表征备用状态的值班状态时：通过该FPGA对数据选择器输出低电平的控制信号，维持该FPGA和另一FPGA的控制信号输出状态；所述控制信号输出状态用于表征FPGA输出的控制信号的类型；若另一FPGA同样接收到表征备用状态的值班状态，则发出FPGA值班状态异常且光发模块控制无效的告警信息；
其中，在该FPGA接收到表征备用状态的值班状态、且另一FPGA接收到表征主用状态的值班状态时，通过该FPGA对数据选择器输出低电平的控制信号；通过另一FPGA控制光发模块进行输出。
其三、在该FPGA通过监视输出通道接收的另一FPGA的运行状态信息为死机状态时：该FPGA通过监视输出通道向另一FPGA输出低电平信号。
其中，在该FPGA和另一FPGA均接收到表征备用状态的值班状态时，维持该FPGA和另一FPGA的控制信号输出状态，此时由光发模块发出控制无效的告警信息以使模块维持在最后的有效触发脉冲，若在设定时间内仍未收到表征主用状态的值班状态，则发出表征FPGA值班状态异常告警。
如下给出了一种针对每一FPGA进行操作的实例：
1、在该FPGA接收到表征主用状态的值班状态时，通过该FPGA对数据选择器输出高电平的控制信号；进一步当另一FPGA表征为备用状态时，通过该FPGA控制光发模块进行输出；否则当另一FPGA也表征为主用状态时，通过与切换板A相连的FPGA控制光发模块进行输出；
2、在该FPGA接收到表征备用状态的值班状态、且另一FPGA接收到表征主用状态的值班状态时，通过该FPGA对数据选择器输出低电平的控制信号；通过另一FPGA控制光发模块进行输出；
3、在该FPGA和另一FPGA均接收到表征备用状态的值班状态时，维持该FPGA和另一FPGA的控制信号输出状态，此时由光发模块发出控制无效的告警信息以使模块维持在最后的有效触发脉冲，若在设定时间内仍未收到表征主用状态的值班状态，则发出表征FPGA值班状态异常告警；所述控制信号输出状态用于表征控制光发模块进行输出的状态；
4、在通过监视输出通道和冗余监视通道判定另一FPGA的运行状态信息为死机状态时，若该FPGA接收到表征主用状态的值班状态，该FPGA通过监视输出通道向另一FPGA输出低电平信号，并对数据选择器输出高电平的控制信号，维持该FPGA的控制信号输出状态；若该FPGA接收到表征备用状态的值班状态，则等待该FPGA切换为主用状态，若在设定时间内该FPGA未切为主用，则发出表征FPGA值班状态异常的告警信息，否则由该主用FPGA控制光发模块进行输出。
在一个实施例中，上述方法还包括：
还包括：
确定不同阀控脉冲分配机箱的故障等级；将故障等级低的阀控脉冲分配机箱，作为主用机箱；将其他阀控脉冲分配机箱，作为备用机箱；
将所述主用机箱对应的阀控主机，作为目标值班阀控主机；
将两个切换板接收的阀控主机发出的值班状态和触发脉冲，发送至脉冲分配板中对应的FPGA，包括：
将两个切换板接收的目标值班阀控主机发出的值班状态和触发脉冲，发送至脉冲分配板中对应的FPGA。
在一个实施例中，上述方法还包括：
所述阀控脉冲分配机箱连接值班阀控主机和备用阀控主机；
所述方法，还包括：
在切换板接收阀控主机发出的值班状态和触发脉冲时，若未接收到值班阀控主机发出的值班状态和触发脉冲，则接收备用阀控主机发出的值班状态和触发脉冲；
若均未接收到值班阀控主机和备用阀控主机发出的值班状态和触发脉冲时，则通过切换板发出表征备用状态的值班状态。
实施例中，阀控主机可综合判断互为冗余的脉冲分配机箱故障等级；将判定脉冲分配机箱综合故障等级较低的阀控主机优先作为值班主机；将判定脉冲分配机箱综合故障等级较高的阀控主机优先作为备用主机。
具体的，阀控主机综合判断互为冗余的脉冲分配机箱故障等级，可以包括：
考虑脉冲分配机箱与阀控主机以及模块之间冗余通讯特点，在脉冲分配机箱存在冗余链路可弥补当前故障链路时，阀控主机可以上报轻微故障或一般故障；在脉冲分配机箱冗余链路耗尽无法支撑系统正常运行时，阀控主机应上报严重故障，需向极控申请切换。
举一实例，如可在通过监视输出通道和冗余监视通道判定另一FPGA的运行状态信息为死机状态时，若该FPGA接收到表征主用状态的值班状态，该FPGA通过监视输出通道向另一FPGA输出低电平信号，并对数据选择器输出高电平的控制信号，维持该FPGA的控制信号输出状态；若该FPGA接收到表征备用状态的值班状态，则等待该FPGA切换为主用状态，若在设定时间内该FPGA未切为主用，则发出表征FPGA值班状态异常的告警信息，否则由该主用FPGA控制光发模块进行输出。
下面给出一个具体实施例，来说明本发明的方法的具体应用。
该具体实施例中提供了如下四种柔性直流输电换流阀阀控脉冲分配机箱冗余控制的策略：如脉冲分配机箱冗余切换策略、阀控主机到脉冲分配机箱值班策略、脉冲分配机箱中切换板到脉冲分配板值班策略、和脉冲分配板双FPGA输出控制策略。
其一、脉冲分配机箱冗余切换策略：
将脉冲分配机箱故障类型按等级划分为四类故障，按由轻到重顺序为轻微故障、一般故障、严重故障、紧急故障，对应阀控主机告警、切换、跳闸等响应动作。
其二、阀控主机到脉冲分配机箱值班策略如下：
阀控主机与脉冲分配机箱切换板采用交叉通讯后，不在交叉通讯的两个通讯链路中设定一主一备，而是值班套阀控主机通过交叉通讯发出的值班状态均为主用，备用套阀控主机发出的值班状态均为备用。
其三、脉冲分配机箱中切换板到脉冲分配板值班策略如下：
将收到的值班主机值班状态和触发脉冲发送至脉冲分配板；
若未收到值班主机值班状态和触发脉冲则将从套值班状态和触发脉冲发送至脉冲分配板；
若与两套主机通讯均故障，则自己赋值值班状态为备用，将后变为备用套的触发脉冲发送至脉冲分配板。
两块切换板之间设有相互监视通道，用于监视故障状态和值班状态，作为判断脉冲分配板FPGA死机以及光模块切换控制的辅助判据。
其四、脉冲分配板双FPGA输出控制策略如下：
在FPGA到数据选择器控制信号电路上，另一FPGA配有监视输出通道，不仅可以监视，在发现FPGA死机且该FPGA输出状态不明时，可以输出低电平来强行拉低该控制引脚。
当两块FPGA正常工作时：FPGA收到值班信号为主用，直接对数据选择器输出控制信号高电平，并将监视输出引脚当做输入引脚，作为监视使用；当FPGA收到值班信号为备用且另一FPGA值班信号为主用时，则该FPGA对数据选择器输出控制信号低电平，并将监视输出引脚当做输入引脚，作为监视使用；当FPGA收到值班信号为备用且另一FPGA值班信号为备用时，则两个FPGA对数据选择器的控制信号不变，实行“后备为主”的原则，后变为备用的FPGA继续控制光模块输出并告知子模块此时值班状态异常，控制指令无效。
当前FPGA发现另一FPGA为死机状态时：该FPGA通过监视输出通道输出低电平，同时向数据选择器控制引脚发送高电平，当该FPGA为主用时，正常控制光模块输出指令，当该FPGA为备用时，则控制光模块输出并告知子模块此时值班状态异常，控制指令无效。
如下对上述四种策略进行具体说明：
其一、脉冲分配机箱冗余切换策略具体如下：
将脉冲分配机箱故障类型按等级划分为四类故障，按由轻到重顺序为轻微故障、一般故障、严重故障、紧急故障，对应阀控主机告警、切换、跳闸等响应动作。
第一类轻微故障，如脉冲分配机箱中冗余链路上的单一故障，不影响系统正常运行，该类故障只告警不动作；
第二类一般故障，如阀控主机收到同一脉冲分配机箱两块切换板相同故障，导致阀控主机在该脉冲分配机箱上无法通过模块直连光纤控制多个模块或识别多个模块状态，但无法控制或识别的多个模块都可以通过模块间交叉相连由配对的脉冲分配机箱进行控制继续维持系统运行。此时若另一套阀控主机判断脉冲分配机箱无故障或发生的故障等级小于该类故障，则该套阀控主机请求切换，否则只告警不请求切换；
第三类严重故障，如阀控主机因冗余脉冲分配机箱（配对脉冲分配机箱）故障无法控制多个模块或识别多个模块状态，若另一套阀控主机判断脉冲分配机箱故障等级小于本套故障等级，则该套阀控主机申请切换，否则在无法控制或识别模块个数小于冗余个数时只告警不请求切换。
第四类故障紧急故障，如阀控主机因冗余脉冲分配机箱（配对脉冲分配机箱）故障无法控制多个模块或识别多个模块状态，且无法控制或识别模块个数超过冗余个数，若另一套阀控主机判断脉冲分配机箱故障等级不小于本套故障等级，则阀控主机申请跳闸。
其一、阀控主机到脉冲分配机箱值班策略具体如下：
阀控主机与脉冲分配机箱切换板采用交叉通讯后，值班套阀控主机发出的值班状态均为主用，不需要在交叉通讯的两个通讯链路中设定一主一备，备用套阀控主机发出的值班状态均为备用。
如此在正常情况下脉冲分配机箱中的两块切换板均可收到值班主机信息并选择值班信息下发，不需要值班套阀控主机分辨两块切换板的主从关系，同时直接增加了VGC下行链路的冗余，互为冗余的两块切换板与不同脉冲分配板发生通讯故障时，系统不需任何动作就可继续正常运行，避免了不必要的切换。
其三、脉冲分配机箱中切换板到脉冲分配板值班策略具体如下：
将收到的值班主机值班状态和触发脉冲发送至脉冲分配板；若未收到值班主机值班状态和触发脉冲则将从套值班状态和触发脉冲发送至脉冲分配板；若与两套主机通讯均故障，则自己赋值值班状态为备用。
此外，两块切换板在脉冲分配机箱中有固定位置，并通过背板配置不同的地址码，以此作为两块切换板A/B的区分标识，并将该地址码发送至脉冲分配板，作为脉冲分配板双FPGA的区分标识，即与切换板A通讯的脉冲分配板FPGA为FPGA-A，与切换板B通讯的脉冲分配板FPGA为FPGA-B。两块切换板之间设置背板LVDS监视通道，监视切换板与脉冲分配板及脉冲分配板两个FPGA之间通讯故障状态和值班状态，作为判断FPGA死机及切换的辅助判据。
其四、脉冲分配板双FPGA输出控制策略具体如下：
在FPGA到数据选择器控制信号电路上，另一FPGA配有监视输出通道，不仅可以监视，在发现FPGA死机且该FPGA输出状态不明时，可以输出低电平来强行拉低该控制引脚。当FPGA-A收到值班状态为主用时，无论FPGA-B值班状态是主用还是备用，一律由FPGA-A控制光发模块进行输出。当FPGA-A收到值班状态为备用且FPGA-B收到值班状态是主用时，由FPGA-B控制光发模块进行输出。当FPGA-A和FPGA-B收到的值班信号均为备用时，后变为备用的FPGA继续控制光模块输出并告知子模块此时值班状态异常，控制指令无效（模块收到值班状态无效而非下行通讯故障时，不自动进行旁路，防止模块大面积旁路引发系统其它故障）。
脉冲分配板FPGA与数据选择器连接关系如下图4所示，FPGA-A对数据选择器的控制信号连接至A0引脚，FPGA2对数据选择器的控制信号连接至A1引脚，FPGA-A数据输出连接至数据选择器的D1和D3引脚，FPGA-B数据输出连接至数据选择器的D2引脚，D0引脚接地。
当FPGA收到值班信号为主用时，直接对数据选择器输出控制信号高电平，并将监视输出引脚当做输入引脚，作为监视使用。
当FPGA收到值班信号为备用且另一FPGA值班信号为主用时，则该FPGA对数据选择器输出控制信号低电平，并将监视输出引脚当做输入引脚，作为监视使用。
确定另一FPGA为主用有以下几个条件：1.该FPGA通过串行通讯监测到另一FPGA为主用，同时监测到另一FPGA对数据选择器控制信号为高时；2.若该FPGA检测到串行通讯故障时，另一FPGA对应的VGCB监测到该FPGA到VGCB通讯正常且为主用状态，同时监测到另一FPGA对数据选择器控制信号为高时。
当FPGA收到值班信号为备用且另一FPGA值班信号为备用时，则两个FPGA对数据选择器的控制信号不变，实行“后备为主”的原则，后变为备用的FPGA继续控制光模块输出并告知子模块此时值班状态异常，控制指令无效。
同理，确定另一FPGA为备用有以下几个条件：1.该FPGA通过串行通讯监测到另一FPGA为备用，同时监测到另一FPGA对数据选择器控制信号为低时；2.若该FPGA检测到串行通讯故障时，另一FPGA对应的VGCB监测到该FPGA到VGCB通讯正常且为备用状态，同时监测到另一FPGA对数据选择器控制信号为低时。
当FPGA收到值班信号为备用且另一FPGA为死机状态时，则该FPGA对数据选择器的控制信号不变，继续控制光模块输出并告知子模块此时值班状态异常，控制指令无效。
若无法判定另一FPGA值班状态时，则认定该FPGA为死机状态。例如该FPGA检测到串行通讯故障时，且另一FPGA对应的VGCB监测到该FPGA到VGCB通讯故障，则认定另一FPGA死机。
正常情况下FPGA-A和FPGA-B收到的值班状态均为主用，但FPGA-A控制光发模块输出，此时FPGA-B无论发生什么故障均不影响FPGA-A对光模块的控制，而只有FPGA-A死机或FPGA-A降为备用才会切换光发模块控制权由FPGA-B来控制。若此时FPGA-B检测到FPGA-A死机，则FPGA-B通过监视输出通道输出低电平拉低FPGA-A的控制信号，这时无论FPGA-A的控制信号高低，数据选择器会由FPGA-B控制；若此时FPGA-A通道由于通信故障等原因降为备用，则FPGA-A将数据选择器A0引脚拉低，此时FPGA-B控制光发模块输出。
综上，本发明实施例提供了一种柔性直流输电换流阀阀控脉冲分配机箱冗余切换控制方案，该方案明确了桥臂控制板、切换板和脉冲切换板值班状态控制总体策略，同时解决了阀控脉冲分配板双FPGA如何控制光发模块问题，提高了阀控切换可靠性和故障响应速度，增强系统运行稳定性，避免系统不必要停机。
具体的，本发明实施例由阀控主机综合判断互为冗余脉冲分配机箱的故障等级，值班状态为主用状态的阀控主机可通过脉冲分配机箱冗余通道发送值班状态和触发脉冲，最大程度发挥脉冲分配机箱冗余通道作用，在冗余通道耗尽前阀控主机无需进行切换，只需脉冲分配机箱内部进行切换，提高了阀控切换可靠性和故障响应速度，增强系统运行稳定性，避免系统不必要停机的问题；在脉冲分配机箱切换板之间设置备用监视通道用于在脉冲分配板串行通道故障时监视FPGA，避免了脉冲分配板串行通道故障时无法判断运行状态和控制光发模块的情况出现；在脉冲分配机箱脉冲分配板双FPGA之间设置监视输出通道，不仅达到监视控制信号的作用，且在另一FPGA死机时可以作为输出引脚，无论死机FPGA输出控制信号如何强行拉低该FPGA控制信号，达到由该FPGA控制光发模块的目的，保证了阀控脉冲分配板FPGA在死机情况下准确控制光发模块问题。
当然，可以理解的是，上述详细流程还可以有其他变化例，相关变化例均应落入本发明的保护范围。
本发明实施例中，将两个切换板接收的阀控主机发出的值班状态和触发脉冲，发送至脉冲分配板中对应的FPGA；所述值班状态包括主用状态和备用状态；所述FPGA之间设置有监视输出通道；所述监视输出通道用于传递FPGA的运行状态信息；针对每一FPGA：在该FPGA接收到表征主用状态的值班状态时：通过该FPGA对数据选择器输出高电平的控制信号；通过该FPGA控制光发模块进行输出所述该FPGA接收的所述触发脉冲；在该FPGA接收到表征备用状态的值班状态时：通过该FPGA对数据选择器输出低电平的控制信号，维持该FPGA和另一FPGA的控制信号输出状态；所述控制信号输出状态用于表征FPGA输出的控制信号的类型；若另一FPGA同样接收到表征备用状态的值班状态，则发出FPGA值班状态异常且光发模块控制无效的告警信息；在该FPGA通过监视输出通道接收的另一FPGA的运行状态信息为死机状态时：该FPGA通过监视输出通道向另一FPGA输出低电平信号，从而通过在脉冲分配机箱脉冲分配板的双FPGA之间设置监视输出通道，不仅达到监视控制信号的作用，而且当前FPGA可在另一FPGA为死机状态时，拉低另一FPGA使其输出低电平信号，解决了现有技术下阀控脉冲分配板双FPGA无法有效控制光发模块的问题，实现了对换流阀阀控系统冗余的高效控制，还提高了阀控切换可靠性和故障响应速度，增强系统运行稳定性，避免系统不必要停机的问题。
本发明实施例中还提供了一种换流阀阀控系统的冗余控制装置，如下面的实施例所表述的。由于该装置解决问题的原理与换流阀阀控系统的冗余控制方法相似，因此该装置的实施可以参见换流阀阀控系统的冗余控制方法的实施，重复之处不再赘述。
本发明实施例提供的一种换流阀阀控系统的冗余控制装置，应用于换流阀阀控系统中的阀控脉冲分配机箱；所述阀控脉冲分配机箱包括两个切换板和连接两个切换板的脉冲分配板；所述脉冲分配板包括与每一切换板对应连接的FPGA和光模块，用以实现对换流阀阀控系统冗余的高效控制，提高阀控切换可靠性和故障响应速度，增强系统运行稳定性，如图6所示，该装置包括：
信息发送模块601，用于将两个切换板接收的阀控主机发出的值班状态和触发脉冲，发送至脉冲分配板中对应的FPGA；所述值班状态包括主用状态和备用状态；所述FPGA之间设置有监视输出通道；所述监视输出通道用于传递FPGA的运行状态信息；
FPGA控制模块602，用于针对每一FPGA：
在该FPGA接收到表征主用状态的值班状态时：通过该FPGA对数据选择器输出高电平的控制信号；通过该FPGA控制光发模块进行输出所述该FPGA接收的所述触发脉冲；
在该FPGA接收到表征备用状态的值班状态时：通过该FPGA对数据选择器输出低电平的控制信号，维持该FPGA和另一FPGA的控制信号输出状态；所述控制信号输出状态用于表征FPGA输出的控制信号的类型；若另一FPGA同样接收到表征备用状态的值班状态，则发出FPGA值班状态异常且光发模块控制无效的告警信息；
在该FPGA通过监视输出通道接收的另一FPGA的运行状态信息为死机状态时：该FPGA通过监视输出通道向另一FPGA输出低电平信号。
在一个实施例中，如图7所示，还包括：
故障等级确定模块701，用于：
确定不同阀控脉冲分配机箱的故障等级；将故障等级低的阀控脉冲分配机箱，作为主用机箱；将其他阀控脉冲分配机箱，作为备用机箱；
将所述主用机箱对应的阀控主机，作为目标值班阀控主机；
信息发送模块，具体用于：
将两个切换板接收的目标值班阀控主机发出的值班状态和触发脉冲，发送至脉冲分配板中对应的FPGA。
在一个实施例中，所述阀控脉冲分配机箱连接值班阀控主机和备用阀控主机；
所述装置，如图8所示，还包括：
备用阀控主机信息接收模块801，用于：
在切换板接收阀控主机发出的值班状态和触发脉冲时，若未接收到值班阀控主机发出的值班状态和触发脉冲，则接收备用阀控主机发出的值班状态和触发脉冲；
若均未接收到值班阀控主机和备用阀控主机发出的值班状态和触发脉冲时，则通过切换板发出表征备用状态的值班状态。
在一个实施例中，如图9所示，还包括：
监视输出通道建立模块901，用于：
连接两个FPGA的监视引脚，形成监视输出通道；
所述监视输出通道具体用于：在FPGA通过监视输出通道接收的另一FPGA的运行状态信息不为死机状态时，在两个FPGA之间互传运行状态信息。
在一个实施例中，所述两个切换板之间还设置有背板监视通道；所述背板监视通道用于将两个切换板各自连接的FPGA的运行状态信息在两个切换板之间互传。
在一个实施例中，FPGA控制模块，具体用于：
在该FPGA通过监视输出通道接收的另一FPGA的运行状态信息为死机状态、且该FPGA连接的切换板通过背板监视通道接收的另一FPGA的运行状态信息为死机状态时：该FPGA通过监视输出通道向另一FPGA输出低电平信号。
在一个实施例中，还包括：
FPGA值班状态第一确定模块，用于：
在该FPGA通过监视输出通道确定另一FPGA对数据选择器输出的控制信号为高电平、和/或该FPGA连接的切换板通过背板监视通道确定另一FPGA对数据选择器输出的控制信号为高电平时，确定另一FPGA接收到表征主用状态的值班状态。
在一个实施例中，还包括：
FPGA值班状态第二确定模块，用于：
在该FPGA通过监视输出通道确定另一FPGA对数据选择器输出的控制信号为低电平、和/或该FPGA连接的切换板通过背板监视通道确定另一FPGA对数据选择器输出的控制信号为低电平时，确定另一FPGA接收到表征备用状态的值班状态。
在一个实施例中，还包括：
FPGA值班状态第三确定模块，用于：
在该FPGA无法通过监视输出通道确定另一FPGA的控制信号输出状态、和/或该FPGA连接的切换板无法通过背板监视通道确定另一FPGA控制信号输出状态时，确定另一FPGA的运行状态信息为死机状态。
本发明实施例提供一种用于实现上述换流阀阀控系统的冗余控制方法中的全部或部分内容的计算机设备的实施例所述计算机设备具体包含有如下内容：
处理器(processor)、存储器(memory)、通信接口(Communications Interface)和总线；其中，所述处理器、存储器、通信接口通过所述总线完成相互间的通信；所述通信接口用于实现相关设备之间的信息传输；该计算机设备可以是台式计算机、平板电脑及移动终端等，本实施例不限于此。在本实施例中，该计算机设备可以参照实施例用于实现换流阀阀控系统的冗余控制方法的实施例及用于实现换流阀阀控系统的冗余控制装置的实施例进行实施，其内容被合并于此，重复之处不再赘述。
图10为本申请实施例的计算机设备1000的系统构成的示意框图。如图10所示，该计算机设备1000可以包括中央处理器1001和存储器1002；存储器1002耦合到中央处理器1001。值得注意的是，该图10是示例性的；还可以使用其他类型的结构，来补充或代替该结构，以实现电信功能或其他功能。
一实施例中，换流阀阀控系统的冗余控制功能可以被集成到中央处理器1001中。其中，中央处理器1001可以被配置为进行如下控制：
将两个切换板接收的阀控主机发出的值班状态和触发脉冲，发送至脉冲分配板中对应的FPGA；所述值班状态包括主用状态和备用状态；所述FPGA之间设置有监视输出通道；所述监视输出通道用于传递FPGA的运行状态信息；
针对每一FPGA：
在该FPGA接收到表征主用状态的值班状态时：通过该FPGA对数据选择器输出高电平的控制信号；通过该FPGA控制光发模块进行输出所述该FPGA接收的所述触发脉冲；
在该FPGA接收到表征备用状态的值班状态时：通过该FPGA对数据选择器输出低电平的控制信号，维持该FPGA和另一FPGA的控制信号输出状态；所述控制信号输出状态用于表征FPGA输出的控制信号的类型；若另一FPGA同样接收到表征备用状态的值班状态，则发出FPGA值班状态异常且光发模块控制无效的告警信息；
在该FPGA通过监视输出通道接收的另一FPGA的运行状态信息为死机状态时：该FPGA通过监视输出通道向另一FPGA输出低电平信号。
在另一个实施方式中，换流阀阀控系统的冗余控制装置可以与中央处理器1001分开配置，例如可以将换流阀阀控系统的冗余控制装置配置为与中央处理器1001连接的芯片，通过中央处理器的控制来实现换流阀阀控系统的冗余控制功能。
如图10所示，该计算机设备1000还可以包括：通信模块1003、输入单元1004、音频处理器1005、显示器1006、电源1007。值得注意的是，计算机设备1000也并不是必须要包括图10中所示的所有部件；此外，计算机设备1000还可以包括图10中没有示出的部件，可以参考现有技术。
如图10所示，中央处理器1001有时也称为控制器或操作控件，可以包括微处理器或其他处理器装置和/或逻辑装置，该中央处理器1001接收输入并控制计算机设备1000的各个部件的操作。
其中，存储器1002，例如可以是缓存器、闪存、硬驱、可移动介质、易失性存储器、非易失性存储器或其它合适装置中的一种或更多种。可储存上述与失败有关的信息，此外还可存储执行有关信息的程序。并且中央处理器1001可执行该存储器1002存储的该程序，以实现信息存储或处理等。
输入单元1004向中央处理器1001提供输入。该输入单元1004例如为按键或触摸输入装置。电源1007用于向计算机设备1000提供电力。显示器1006用于进行图像和文字等显示对象的显示。该显示器例如可为LCD显示器，但并不限于此。
该存储器1002可以是固态存储器，例如，只读存储器（ROM）、随机存取存储器（RAM）、SIM卡等。还可以是这样的存储器，其即使在断电时也保存信息，可被选择性地擦除且设有更多数据，该存储器的示例有时被称为EPROM等。存储器1002还可以是某种其它类型的装置。存储器1002包括缓冲存储器1021（有时被称为缓冲器）。存储器1002可以包括应用/功能存储部1022，该应用/功能存储部1022用于存储应用程序和功能程序或用于通过中央处理器1001执行计算机设备1000的操作的流程。
存储器1002还可以包括数据存储部1023，该数据存储部1023用于存储数据，例如联系人、数字数据、图片、声音和/或任何其他由计算机设备使用的数据。存储器1002的驱动程序存储部1024可以包括计算机设备的用于通信功能和/或用于执行计算机设备的其他功能（如消息传送应用、通讯录应用等）的各种驱动程序。
通信模块1003即为经由天线1008发送和接收信号的发送机/接收机1003。通信模块（发送机/接收机）1003耦合到中央处理器1001，以提供输入信号和接收输出信号，这可以和常规移动通信终端的情况相同。
基于不同的通信技术，在同一计算机设备中，可以设置有多个通信模块1003，如蜂窝网络模块、蓝牙模块和/或无线局域网模块等。通信模块（发送机/接收机）1003还经由音频处理器1005耦合到扬声器1009和麦克风1010，以经由扬声器1009提供音频输出，并接收来自麦克风1010的音频输入，从而实现通常的电信功能。音频处理器1005可以包括任何合适的缓冲器、解码器、放大器等。另外，音频处理器1005还耦合到中央处理器1001，从而使得可以通过麦克风1010能够在本机上录音，且使得可以通过扬声器1009来播放本机上存储的声音。
本发明实施例还提供一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，所述计算机程序被处理器执行时实现上述换流阀阀控系统的冗余控制方法。
本发明实施例还提供一种计算机程序产品，所述计算机程序产品包括计算机程序，所述计算机程序被处理器执行时实现上述换流阀阀控系统的冗余控制方法。
本发明实施例中，将两个切换板接收的阀控主机发出的值班状态和触发脉冲，发送至脉冲分配板中对应的FPGA；所述值班状态包括主用状态和备用状态；所述FPGA之间设置有监视输出通道；所述监视输出通道用于传递FPGA的运行状态信息；针对每一FPGA：在该FPGA接收到表征主用状态的值班状态时：通过该FPGA对数据选择器输出高电平的控制信号；通过该FPGA控制光发模块进行输出所述该FPGA接收的所述触发脉冲；在该FPGA接收到表征备用状态的值班状态时：通过该FPGA对数据选择器输出低电平的控制信号，维持该FPGA和另一FPGA的控制信号输出状态；所述控制信号输出状态用于表征FPGA输出的控制信号的类型；若另一FPGA同样接收到表征备用状态的值班状态，则发出FPGA值班状态异常且光发模块控制无效的告警信息；在该FPGA通过监视输出通道接收的另一FPGA的运行状态信息为死机状态时：该FPGA通过监视输出通道向另一FPGA输出低电平信号，从而通过在脉冲分配机箱脉冲分配板的双FPGA之间设置监视输出通道，不仅达到监视控制信号的作用，而且当前FPGA可在另一FPGA为死机状态时，拉低另一FPGA使其输出低电平信号，解决了现有技术下阀控脉冲分配板双FPGA无法有效控制光发模块的问题，实现了对换流阀阀控系统冗余的高效控制，还提高了阀控切换可靠性和故障响应速度，增强系统运行稳定性，避免系统不必要停机的问题。
本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质（包括但不限于磁盘存储器、CD-ROM、光学存储器等）上实施的计算机程序产品的形式。
本发明是参照根据本发明实施例的方法、设备（系统）、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种换流阀阀控系统的冗余控制方法，其特征在于，应用于换流阀阀控系统中的阀控脉冲分配机箱；所述阀控脉冲分配机箱包括两个切换板和连接两个切换板的脉冲分配板；所述脉冲分配板包括与每一切换板对应连接的FPGA和光模块；所述两个切换板之间还设置有背板监视通道；所述背板监视通道用于将两个切换板各自连接的FPGA的运行状态信息在两个切换板之间互传；
所述方法，包括：
将两个切换板接收的阀控主机发出的值班状态和触发脉冲，发送至脉冲分配板中对应的FPGA；所述值班状态包括主用状态和备用状态；所述FPGA之间设置有监视输出通道；所述监视输出通道用于传递FPGA的运行状态信息；所述阀控主机与阀控脉冲分配机箱的切换板采用交叉通讯，其中，阀控主机中的桥臂控制板与阀控脉冲分配机箱的切换板交叉相连；
针对每一FPGA：
在该FPGA接收到表征主用状态的值班状态时：通过该FPGA对数据选择器输出高电平的控制信号；通过该FPGA控制光发模块进行输出所述该FPGA接收的所述触发脉冲；
在该FPGA接收到表征备用状态的值班状态时：通过该FPGA对数据选择器输出低电平的控制信号，维持该FPGA和另一FPGA的控制信号输出状态；所述控制信号输出状态用于表征FPGA输出的控制信号的类型；若另一FPGA同样接收到表征备用状态的值班状态，则发出FPGA值班状态异常且光发模块控制无效的告警信息；
在该FPGA通过监视输出通道接收的另一FPGA的运行状态信息为死机状态时：该FPGA通过监视输出通道向另一FPGA控制端口输出低电平信号；
还包括：确定不同阀控脉冲分配机箱的故障等级；将故障等级低的阀控脉冲分配机箱链路，作为主用机箱链路；将其他阀控脉冲分配机箱链路，作为备用机箱链路；将所述主用机箱链路对应的阀控主机，作为目标值班阀控主机；将两个切换板接收的阀控主机发出的值班状态和触发脉冲，发送至脉冲分配板中对应的FPGA，包括：将两个切换板接收的目标值班阀控主机发出的值班状态和触发脉冲，发送至脉冲分配板中对应的FPGA；
所述阀控脉冲分配机箱连接值班阀控主机和备用阀控主机；所述方法，还包括：在切换板接收阀控主机发出的值班状态和触发脉冲时，若未接收到值班阀控主机发出的值班状态和触发脉冲，则接收备用阀控主机发出的值班状态和触发脉冲；若均未接收到值班阀控主机和备用阀控主机发出的值班状态和触发脉冲时，则通过切换板发出表征备用状态的值班状态。
2.如权利要求1所述的方法，其特征在于，还包括：
连接两个FPGA的监视引脚，形成监视输出通道；
所述监视输出通道具体用于：在FPGA通过监视输出通道接收的另一FPGA的运行状态信息不为死机状态时，在两个FPGA之间互传运行状态信息。
3.如权利要求1所述的方法，其特征在于，在该FPGA通过监视输出通道接收的另一FPGA的运行状态信息为死机状态时：该FPGA通过监视输出通道向另一FPGA控制端口输出低电平信号，包括：
在该FPGA通过监视输出通道接收的另一FPGA的运行状态信息为死机状态、且该FPGA连接的切换板通过背板监视通道接收的另一FPGA的运行状态信息为死机状态时：该FPGA通过监视输出通道向另一FPGA控制端口输出低电平信号。
4.如权利要求1所述的方法，其特征在于，还包括：
在该FPGA通过监视输出通道确定另一FPGA对数据选择器输出的控制信号为高电平、和/或该FPGA连接的切换板通过背板监视通道确定另一FPGA对数据选择器输出的控制信号为高电平时，确定另一FPGA接收到表征主用状态的值班状态。
5.如权利要求1所述的方法，其特征在于，还包括：
在该FPGA通过监视输出通道确定另一FPGA对数据选择器输出的控制信号为低电平、和/或该FPGA连接的切换板通过背板监视通道确定另一FPGA对数据选择器输出的控制信号为低电平时，确定另一FPGA接收到表征备用状态的值班状态。
6.如权利要求1所述的方法，其特征在于，还包括：
在该FPGA无法通过监视输出通道确定另一FPGA的控制信号输出状态、和/或该FPGA连接的切换板无法通过背板监视通道确定另一FPGA控制信号输出状态时，确定另一FPGA的运行状态信息为死机状态。
7.一种换流阀阀控系统的冗余控制装置，其特征在于，应用于换流阀阀控系统中的阀控脉冲分配机箱；所述阀控脉冲分配机箱包括两个切换板和连接两个切换板的脉冲分配板；所述脉冲分配板包括与每一切换板对应连接的FPGA和光模块；所述两个切换板之间还设置有背板监视通道；所述背板监视通道用于将两个切换板各自连接的FPGA的运行状态信息在两个切换板之间互传；
所述装置，包括：
信息发送模块，用于将两个切换板接收的阀控主机发出的值班状态和触发脉冲，发送至脉冲分配板中对应的FPGA；所述值班状态包括主用状态和备用状态；所述FPGA之间设置有监视输出通道；所述监视输出通道用于传递FPGA的运行状态信息；所述阀控主机与阀控脉冲分配机箱的切换板采用交叉通讯，其中，阀控主机中的桥臂控制板与阀控脉冲分配机箱的切换板交叉相连；
FPGA控制模块，用于针对每一FPGA：
在该FPGA接收到表征主用状态的值班状态时：通过该FPGA对数据选择器输出高电平的控制信号；通过该FPGA控制光发模块进行输出所述该FPGA接收的所述触发脉冲；
在该FPGA接收到表征备用状态的值班状态时：通过该FPGA对数据选择器输出低电平的控制信号，维持该FPGA和另一FPGA的控制信号输出状态；所述控制信号输出状态用于表征FPGA输出的控制信号的类型；若另一FPGA同样接收到表征备用状态的值班状态，则发出FPGA值班状态异常且光发模块控制无效的告警信息；
在该FPGA通过监视输出通道接收的另一FPGA的运行状态信息为死机状态时：该FPGA通过监视输出通道向另一FPGA控制端口输出低电平信号；
所述装置还包括：故障等级确定模块，用于：确定不同阀控脉冲分配机箱的故障等级；将故障等级低的阀控脉冲分配机箱，作为主用机箱；将其他阀控脉冲分配机箱，作为备用机箱；将所述主用机箱对应的阀控主机，作为目标值班阀控主机；信息发送模块，具体用于：将两个切换板接收的目标值班阀控主机发出的值班状态和触发脉冲，发送至脉冲分配板中对应的FPGA；
所述阀控脉冲分配机箱连接值班阀控主机和备用阀控主机；所述装置还包括：备用阀控主机信息接收模块，用于：在切换板接收阀控主机发出的值班状态和触发脉冲时，若未接收到值班阀控主机发出的值班状态和触发脉冲，则接收备用阀控主机发出的值班状态和触发脉冲；若均未接收到值班阀控主机和备用阀控主机发出的值班状态和触发脉冲时，则通过切换板发出表征备用状态的值班状态。
8.一种计算机设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序时实现权利要求1至6任一所述方法。
9.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质存储有计算机程序，所述计算机程序被处理器执行时实现权利要求1至6任一所述方法。
10.一种计算机程序产品，其特征在于，所述计算机程序产品包括计算机程序，所述计算机程序被处理器执行时实现权利要求1至6任一所述方法。
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