JPH0620463A - 先入れ先出しバッファ回路 - Google Patents

Abstract

(57)【要約】 【目的】 先入れ先出し(ＦＩＦＯ)バッファ回路におい
て、パケットデータを送信する際、ＦＩＦＯバッファ回
路内の読出待ちパケットデータ数を１単位のパケットデ
ータの書込終了毎にリード側制御部に通知可能とし、リ
ード側制御部は、緊急のパケットデータの処理ができ、
即時性の向上、データ通信の効率向上を図る。 【構成】 ＦＩＦＯバッファ回路30内に、２個のデータ
計数器を有し、第１の計数器は、ＦＩＦＯバッファ回路
内のメモリ部４のワード数をカウントでき、ライト側制
御部２からの１単位のパケットデータの検出と第２の計
数器への通知とＦＩＦＯバッファ回路の外部への通知を
行うために使用され、第２の計数器は、第１の計数器に
よって検出されたＦＩＦＯバッファ内の読出待ちパケッ
トデータの個数を記憶するために使用される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、非同期に動作するマル
チプロセッサ間でデータ通信を行うための先入れ先出し
(以下、ＦＩＦＯと記す)バッファ回路に関するものであ
る。

【０００２】

【従来の技術】図４は、従来のＦＩＦＯバッファ回路の
構成例を示したものである。図４中、１はＦＩＦＯバッ
ファ回路、２，３はそれぞれマイクロプロセッサ等で構
成され、２はＦＩＦＯバッファ回路１にデータを書き込
むライト側制御部であり、３はデータを読み出すリード
側制御部である。ＦＩＦＯバッファ回路１は、書込側と
読出側とを別々に持ち、マイクロプロセッサから非同期
にリードアクセス及びライトアクセスが可能なデュアル
ポートメモリ部(以下、単にメモリ部という)４と、メモ
リ部４へのライトアドレスを指定するためのライトポイ
ンタ(以下、ＷＰ)５と、リードアドレスを指定するリー
ドポインタ(以下、ＲＰ)６と、ＷＰ５の出力に(＋１)し
た信号とＲＰ６の出力を比較して、両者が一致したとき
に有効となる信号を出力する一致検出器部７と、更新ク
ロックにより値が(−１)される12ビットのカウントダウ
ン計数器部８と、更新クロック入力を２個持ち、１つは
更新クロックにより値が(＋１)され、もう１つは更新ク
ロックにより値が(−１)されるアップダウン計数器９か
ら構成される。

【０００３】なお、図２は一致検出器部７の内部構成を
示したものであり、入力信号を(＋１)する加算器10と、
２つの信号が一致したときに有効となる信号を出力する
比較器11とから構成されている。また、図３はカウント
ダウン計数器部８の内部構成を示したものであり、初期
値を設定可能な12ビットカウントダウン計数器12と、12
入力ＯＲゲート13とから構成されている。

【０００４】以下、理解を容易にするために、ライト側
制御部２及びリード側制御部３は８ビット幅のデータを
取扱うものとし、メモリ部４の最大記憶データ数(以
下、深さと呼ぶ)を4096ワードとする。従って、ＷＰ５
及びＲＰ６により出力されるメモリ部４のアドレス幅は
12ビットとなる。

【０００５】まず、第１の動作を説明する。ＷＰ５は、
ライト側制御部２からメモリ部４にデータを書き込むと
きの選択信号14でアクティベートされ、ライト信号15に
より順次カウントアップされるリングタイプのアップカ
ウンタより構成され、その出力は、ライト側制御部２か
らのデータをメモリ部４に保持するアドレスとして使用
される。ＷＰ５は、メモリ部４への最初のライトアクセ
スの前に、ライト側制御部２よりリセット信号16でリセ
ットされ、その出力は、初期出力が "000h(16進数、以
下同様)”となっている。従って、ライト側制御部２か
らのデータバス17を介した書込データは、メモリ部４に
下位アドレスから昇順に保持されて、ＷＰ５は最大値 "
FFFh”までカウントアップした後に、次の更新クロック
で回転し、その出力は再び "000h”となり、ライト側制
御部２からのデータバス17を介した書込データは、再び
メモリ部４に下位アドレスから昇順に保持されていく。
従って、メモリ部４の深さが4096ワードとした本従来例
では、ＷＰ５の出力は、ライト側制御部２のデータ書込
回数Ｘ−4096ｘ(ｘ：ＷＰの回転回数、つまり、000h→F
FFh→000h までの回数)の値を示している。

【０００６】ＲＰ６は、ＷＰ５と同様なアップカウンタ
により構成され、その出力は、リード側制御部３がメモ
リ部４に保持されているデータを読み出すアドレスとし
て使用され、メモリ部４への最初のリードアクセスの前
にリード側制御部３よりリセット信号18でリセットさ
れ、その出力は初期出力 "000h”となっている。ＲＰ６
は、リード側制御部３がメモリ部４からデータを読み出
すときの選択信号19によりアクティベートされ、リード
信号20により、その出力を順次カウントアップする。従
って、リード側制御部３のリードアクセスにより、メモ
リ部４に保持されたデータが下位アドレスより昇順にデ
ータバス21に出力される。ＲＰ６は、最大値 "FFFh”ま
でカウントアップした後に、次の更新クロックが来ると
回転し、その出力はまた "000h”となり、再びメモリ部
４の下位アドレスより昇順に保持データを出力する。従
って、ＲＰ６の出力は、リード側制御部３のメモリ部４
からのデータ読出回数Ｙ−4096ｙ(ｙ：ＲＰの回転回
数、ｘ−１≦ｙ≦ｘ)の値を示している。

【０００７】従って、ＷＰ５の出力22(Ｘ−4096ｘ)に加
算器10で(＋１)した値(Ｘ＋１−4096ｘ）と、ＲＰ６の
出力23の値(Ｙ−4096ｙ)とを比較器11で比較し、一致を
検出した場合、メモリ部４はリード側制御部３からの読
出待ちパケットデータがフル状態であることとなり、フ
ル信号24でライト側制御部２及びリード側制御部３に通
知される。

【０００８】次に、第２の動作を説明する。ライト側制
御部２は、メモリ部４に一群のパケットデータを書き込
む前に、選択信号25でカウントダウン計数器部８内の12
ビットカウントダウン計数器12を選択し、データバス17
を介してライト信号15でパケットデータのデータ長を初
期値として設定する。カウントダウン計数器12は、選択
信号14が有効のとき、即ち、ライト側制御部２がメモリ
部４にデータを書き込むとき、更新可能な状態となり、
ライト信号15をトリガーに計数器出力26を(−１)する。
カウントダウン計数器12の計数値が０になったとき、即
ち、ライト側制御部２からのメモリ部４へのデータ書込
回数が、データ書込前にカウントダウン計数器12に初期
値として設定した数と同じになった場合、計数器出力26
がALL "Ｌ”状態となり、12入力ＯＲゲート13の出力で
あるセット信号27が立下り変化し、"Ｌ”レベルの書込
終了信号27を出力する。書込終了信号27をクロック入力
としているアップダウン計数器９は、書込終了信号27の
立下りエッジでアップダウン計数器９の出力を(＋１)す
る。即ち、計数器出力は、１単位のパケットデータ書込
終了後のＦＩＦＯバッファ内読出待ちパケットデータ数
を示す。

【０００９】リード側制御部３は、毎回、メモリ部４へ
のリードアクセスの前に、選択信号28でアップダウン計
数器９を選択し、データバス21を介し、リード信号20で
計数値出力、即ち、メモリ部４内の読出待ちパケットデ
ータ数を読み出し、読出待ちパケットデータがあること
を知ることができ、メモリ部４へのリードアクセスを行
う。１単位のパケットデータ読出終了後、リード側制御
部３は、"Ｌ”レベルの読出終了信号29を出力する。読
出終了信号29をクロック入力としているアップダウン計
数器９は、読出終了信号29の立下りエッジでアップダウ
ン計数器９の出力を(−１)する。即ち、計数器出力は、
１単位のパケットデータ読込終了後のＦＩＦＯバッファ
内読出待ちパケットデータ数を示す(表１)。

【００１０】

【表１】

【００１１】上記のようにして、リード側制御部３は、
毎回メモリ部４へのリードアクセスの前にＦＩＦＯバッ
ファ内読出待ちパケットデータ数を確認することができ
る。

【００１２】

【発明が解決しようとする課題】上記のような従来のＦ
ＩＦＯバッファ回路において、ライト側制御部がＦＩＦ
Ｏバッファにパケットデータを書き込んだとき、リード
側制御部はＦＩＦＯバッファ回路のフル状態を知ること
は可能であった。また、リード側制御部は、ＦＩＦＯバ
ッファ内読出待ちパケットデータ数を知ることは可能で
あった。しかしながら、上記の従来のＦＩＦＯバッファ
回路では、リード側制御部は定期的にＦＩＦＯバッファ
内の読出待ちパケットデータ数を監視しておかねばなら
なかった。半導体技術の向上に伴い、ＦＩＦＯバッファ
の容量が大きくなってきている現在、ライト側制御部に
比べてリード側制御部の動作速度がかなり遅い場合のデ
ータ通信の際、従来の技術では、リード側制御部は緊急
のパケットデータの処理ができないため、即時性に欠
け、また、ＦＩＦＯバッファ内の読出待ちパケットデー
タ数が増加していない場合でも、リード側制御部はアッ
プダウン計数器の計数値の示すＦＩＦＯバッファ内読出
待ちパケットデータ数を読み出すといった無駄な処理が
あった。そのため、データ通信の効率を向上させること
ができないという問題を有していた。

【００１３】本発明は、上記問題点を解決するもので、
ＦＩＦＯバッファ内の読出待ちパケットデータ数をリー
ド側制御部に即時的に通知することが可能なＦＩＦＯバ
ッファ回路を提供することを目的とする。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、ＦＩＦＯバッファ回路において、第１の
プロセッサ(ライト側制御部)からメモリ部の最大記憶デ
ータ数を計数でき、メモリ部の容量の範囲内なら任意の
計数値を設定可能で、メモリ部へのデータ書込毎に計数
値を更新し、計数値が０になると計数終了を通知するこ
とで１単位のパケットデータの検出を行う第１の計数器
部(カウントダウン計数器部)と、この第１の計数器部か
らの計数終了通知と第２のプロセッサ(リード側制御部)
からのデータ読出終了通知を計数することによりメモリ
部中の読出待ちパケットデータ数を第２のプロセッサに
通知する第２の計数器部(アップダウン計数器)と、第１
のプロセッサが１個のパケットデータを書き込む毎に第
２のプロセッサにその旨を通知する手段を設けた構成と
する。

【００１５】

【作用】上記構成によれば、第１のプロセッサからメモ
リ部へのパケットデータの書込前に、メモリ部に書き込
むパケットデータのデータ長をメモリ部の深さを計数で
きる第１の計数器部に設定し、第１の計数器部によって
検出された１単位のパケットデータ数と、第２のプロセ
ッサの読み出した１単位のパケットデータ数を第２の計
数器部が計数することにより、ＦＩＦＯバッファ内読出
待ちパケットデータ数を計数でき、１単位のパケットデ
ータの書込終了毎にＦＩＦＯバッファ内読出待ちパケッ
トデータ数を第２のプロセッサに通知するようにする。

【００１６】

【実施例】以下、図面を参照して実施例を詳細に説明す
る。図１は、本発明の一実施例の構成を示したもので、
30は本発明のＦＩＦＯバッファ回路、２及び３はそれぞ
れ従来例と同様に、マイクロプロセッサ等からなるライ
ト側制御部及びリード側制御部である。ＦＩＦＯバッフ
ァ回路30は、従来例と同様のメモリ部４、ＷＰ５、ＲＰ
６、一致検出器部７、更新クロックにより値が(−１)さ
れる12ビットのカウントダウン計数器部８、更新クロッ
ク入力を２個持ち、１つは更新クロックにより値が(＋
１)され、もう１つは更新クロックにより値が(−１)さ
れるアップダウン計数器９から構成される。

【００１７】まず、第１の動作を説明する。ＷＰ５、Ｒ
Ｐ６、一致検出回路７は従来例同様に構成され、メモリ
部４がフル状態になったとき、ライト側制御部２及びリ
ード側制御部３にフル信号24でその旨を通知する。

【００１８】次に、第２の動作を説明する。従来例同様
に、ライト側制御部２は、メモリ部４に一群のパケット
データを書き込む前に、選択信号25でカウントダウン計
数器部８内の12ビットカウントダウン計数器12を選択
し、データバス17を介してライト信号15でパケットデー
タのデータ長を初期値として設定する。カウントダウン
計数器12は、選択信号14が有効のとき、即ち、ライト側
制御部２がメモリ部４にデータを書き込むとき、更新可
能な状態となり、ライト信号15をトリガーに計数器出力
26を(−１)する。カウントダウン計数器12の計数値が０
になったとき、即ち、ライト側制御部２からのメモリ部
４へのデータ書込回数が、データ書込前にカウントダウ
ン計数器12に初期値として設定した数と同じになった場
合、計数器出力26がALL "Ｌ”状態となり、12入力ＯＲ
ゲート13の出力であるセット信号が立下り変化し、"
Ｌ”レベルの書込終了信号27を出力する。書込終了信号
27をクロック入力としているアップダウン計数器９は、
書込終了信号27の立下りエッジでアップダウン計数器９
の出力を(＋１)する。即ち、計数器出力は、１単位のパ
ケットデータ書込終了後のＦＩＦＯバッファ内読出待ち
パケットデータ数を示す。

【００１９】書込終了信号27により、リード側制御部３
は、メモリ部４へのリードアクセスの前に、選択信号28
でアップダウン計数器９を選択し、データバス21を介
し、リード信号20で計数値出力、即ち、ＦＩＦＯバッフ
ァ内読出待ちパケットデータ数を読み出し、読出待ちパ
ケットデータがあることを知ることができ、メモリ部４
へのリードアクセスを行う。１単位のパケットデータ読
出終了後、リード側制御部３は、"Ｌ”レベルの読出終
了信号29を出力する。読出終了信号29をクロック入力と
しているアップダウン計数器９は、読出終了信号29の立
下りエッジでアップダウン計数器９の出力を(−１)す
る。即ち、計数器出力は、１単位のパケットデータ読込
終了後のＦＩＦＯバッファ内読出待ちパケットデータ数
を示す(表１)。

【００２０】上記のようにして計数されたＦＩＦＯバッ
ファ内読出待ちパケットデータ数は、メモリ部４への１
単位のパケットデータ書込終了毎に、リード側制御部３
に通知され、リード側制御部３は、ＦＩＦＯバッファ内
読出待ちパケットデータ数に応じ、即時的に処理をする
ことができる。

【００２１】以上のように、ＦＩＦＯバッファ回路30
は、メモリ部４の容量の範囲内であれば、任意の長さの
ＦＩＦＯバッファ内読出待ちパケットデータの個数をリ
ード側制御部３に即時的に通知することが可能で、ライ
ト側制御部２とライト側制御部２よりかなり動作の遅い
リード側制御部３の両プロセッサ間でのデータ通信を行
う場合、リード側制御部３は、ＦＩＦＯバッファ内読出
待ちパケットデータ数の増加がないのにアップダウン計
数器９への無駄なリードアクセスを行うことなく、ＦＩ
ＦＯバッファ内読出待ちパケットデータ数を確認するこ
とができ、ＦＩＦＯバッファ内読出待ちパケットデータ
数に応じ、即時的で柔軟な処理が可能となり、大幅な通
信効率の向上が図れる。

【００２２】なお、実施例では、データ保持のメモリに
デュアルポート構成のＲＡＭを使用したが、シングルポ
ート構成のＲＡＭをライト側制御部とリード側制御部で
時分割に使用しても、本発明の主旨を何ら損なうもので
はない。

【００２３】

【発明の効果】以上説明したように、本発明によれば、
ＦＩＦＯバッファ回路でパケットデータを送信する際、
ライト側制御部は１単位のパケットデータの書込終了毎
に、ＦＩＦＯバッファ内読出待ちパケットデータ数をリ
ード側制御部に通知可能としたため、リード側制御部は
ライト側制御部からの緊急のパケットデータの処理がで
き、ＦＩＦＯバッファ内読出待ちパケットデータ数に対
するリード側制御部の即時性の向上が図られ、また、同
じ理由により、ライト側制御部がＦＩＦＯバッファ内に
新たなパケットデータを書き込んでいない場合にもリー
ド側制御部がＦＩＦＯバッファ内読出待ちパケットデー
タ数を読み出すと言った無駄な処理がなくなり、その分
リード側制御部の負荷を軽減することができる。従っ
て、大容量ＦＩＦＯバッファを用いてライト側制御部
と、ライト側制御部に比べてかなり動作速度の遅いリー
ド側制御部間のデータ通信を行う場合でも、その通信到
達効率がよいＦＩＦＯバッファ回路を提供することがで
きる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例におけるＦＩＦＯバッファ回
路のブロック構成図である。

【図２】同ＦＩＦＯバッファ回路を構成する一致検出器
部の内部構成図である。

【図３】同カウントダウン計数器部の内部構成図であ
る。

【図４】従来のＦＩＦＯバッファ回路のブロック構成図
である。

【符号の説明】

２ … ライト側制御部、 ３ … リード側制御部、 ４
… デュアルポートメモリ部、 ５ … ライトポインタ
(ＷＰ)、 ６ … リードポインタ(ＲＰ)、７ … 一致検
出器部、 ８ … カウントダウン計数器部、 ９ … ア
ップダウン計数器。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 非同期に動作する第１のプロセッサ、及
   び第２のプロセッサ若しくはそれに類する回路(以下、
   第２のプロセッサ)の間に介在し、先入れ先出し形式に
   データの受渡しを行う先入れ先出しバッファ回路であっ
   て、 前記第１のプロセッサから前記第２のプロセッサへ送る
   データを一時保持するメモリ部と、前記メモリ部へのデ
   ータ書込のアドレスを生成するライトポインタ部と、前
   記メモリ部からのデータ読出のアドレスを生成するリー
   ドポインタ部と、前記メモリ部に対するデータ書込アド
   レスとデータ読出アドレスとの相互関係により前記メモ
   リ部の空き容量があるか否かを検出するフル状態検出部
   と、前記第１のプロセッサから前記メモリ部の最大記憶
   データ数を計数でき、前記メモリ部の容量の範囲内なら
   任意の計数値を設定可能で、前記メモリ部へのデータ書
   込毎に計数値を更新し、計数値が０になると計数終了を
   通知することで１単位のパケットデータの検出を行う第
   １の計数器部と、前記第１の計数器部からの計数終了通
   知と前記第２のプロセッサからのデータ読出終了通知を
   計数することにより前記メモリ部中の読出待ちパケット
   データ数を前記第２のプロセッサに通知する第２の計数
   器部とから構成され、前記第１のプロセッサから前記メ
   モリ部へのデータ書込前に、前記メモリ部に書き込む１
   単位のパケットデータ長を前記第１の計数器部に設定
   し、前記第１の計数器部の計数終了通知と前記第２のプ
   ロセッサの読出終了通知により、前記メモリ部内の読出
   待ちパケットデータ数を計数し、前記第１の計数器部か
   らの書込終了通知により前記第２のプロセッサに即時的
   に先入れ先出しバッファ内パケットデータ数を通知可能
   としたことを特徴とする先入れ先出しバッファ回路。