JPH06309145A - Ｆｉｆｏ回路 - Google Patents
Ｆｉｆｏ回路Info
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- JPH06309145A JPH06309145A JP10099693A JP10099693A JPH06309145A JP H06309145 A JPH06309145 A JP H06309145A JP 10099693 A JP10099693 A JP 10099693A JP 10099693 A JP10099693 A JP 10099693A JP H06309145 A JPH06309145 A JP H06309145A
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Abstract
(57)【要約】
【目的】 動作が適切で、信頼性が高く、また、処理速
度が速いＦＩＦＯ回路を提供する。 【構成】 データレジスタ２と該データレジスタ２に接
続される、ビット使用判定レジスタ３とを有するＦＩＦ
Ｏ１と、該ＦＩＦＯ１の入力側に接続されるＦＩＦＯ書
き込み回路４と、前記ＦＩＦＯ１の出力側に接続される
ＦＩＦＯ読み出し回路５とを具備するＦＩＦＯ回路にお
いて、ビット使用判定レジスタ３に接続される、書き込
みのビット長分の書き込みレディ信号を生成する書き込
みレディ信号作成回路１０と、該書き込みレディ信号作
成回路１０に接続される書き込みのビット長を設定でき
る書き込みサイズ設定レジスタ１１とを備える。
度が速いＦＩＦＯ回路を提供する。 【構成】 データレジスタ２と該データレジスタ２に接
続される、ビット使用判定レジスタ３とを有するＦＩＦ
Ｏ１と、該ＦＩＦＯ１の入力側に接続されるＦＩＦＯ書
き込み回路４と、前記ＦＩＦＯ１の出力側に接続される
ＦＩＦＯ読み出し回路５とを具備するＦＩＦＯ回路にお
いて、ビット使用判定レジスタ３に接続される、書き込
みのビット長分の書き込みレディ信号を生成する書き込
みレディ信号作成回路１０と、該書き込みレディ信号作
成回路１０に接続される書き込みのビット長を設定でき
る書き込みサイズ設定レジスタ１１とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、Ｆｉｒｓｔ Ｉｎ Ｆ
ｉｒｓｔ Ｏｕｔ（以後、ＦＩＦＯと呼ぶ）型データ入
出力装置に係り、特に、そのＦＩＦＯ書き込み及び読み
出し制御回路に関するものである。
ｉｒｓｔ Ｏｕｔ（以後、ＦＩＦＯと呼ぶ）型データ入
出力装置に係り、特に、そのＦＩＦＯ書き込み及び読み
出し制御回路に関するものである。
【０００２】
【従来の技術】従来、ＦＩＦＯの書き込みにおいては、
図３に示すように、有効データがＦＩＦＯ１の書き込み
端にない時に、外部回路（ＦＩＦＯ書き込み回路）４に
対し、ＦＩＦＯ入力レディ信号（以後、ＩＲ信号と呼
ぶ）７をアクティブにし、外部回路４はこのＩＲ信号が
アクティブであることを検出後、ＦＩＦＯ１にデータを
書き込むという方法が用いられていた。
図３に示すように、有効データがＦＩＦＯ１の書き込み
端にない時に、外部回路（ＦＩＦＯ書き込み回路）４に
対し、ＦＩＦＯ入力レディ信号（以後、ＩＲ信号と呼
ぶ）７をアクティブにし、外部回路４はこのＩＲ信号が
アクティブであることを検出後、ＦＩＦＯ１にデータを
書き込むという方法が用いられていた。
【０００３】また、ＦＩＦＯ１の読み出しにおいては、
有効データがＦＩＦＯ１の読み出し端にある時に、外部
回路（ＦＩＦＯ読み出し回路）５に対し、ＦＩＦＯ出力
レディ信号（以後、ＯＲ信号と呼ぶ）９がアクティブで
あることを検出後、ＦＩＦＯ１のデータを読み出すとい
う方法が用いられていた。図３において、２はデータレ
ジスタ、３はビット使用判定レジスタ、６はシフトイン
信号（以下、ＳＩ信号という）、８はシフトアウト信号
（以後、ＳＯ信号と呼ぶ）、９は出力レディ信号（以
後、ＯＲ信号と呼ぶ）である。
有効データがＦＩＦＯ１の読み出し端にある時に、外部
回路（ＦＩＦＯ読み出し回路）５に対し、ＦＩＦＯ出力
レディ信号（以後、ＯＲ信号と呼ぶ）９がアクティブで
あることを検出後、ＦＩＦＯ１のデータを読み出すとい
う方法が用いられていた。図３において、２はデータレ
ジスタ、３はビット使用判定レジスタ、６はシフトイン
信号（以下、ＳＩ信号という）、８はシフトアウト信号
（以後、ＳＯ信号と呼ぶ）、９は出力レディ信号（以
後、ＯＲ信号と呼ぶ）である。
【０００４】図４はかかる従来のＦＩＦＯ回路の動作説
明図であり、図４（ａ）はＦＩＦＯが空の場合、図４
（ｂ）はＦＩＦＯにデータが格納されている場合、図４
（ｃ）はＦＩＦＯが満杯の場合である。図に示すよう
に、書き込まれたデータは書き込み側より読み出し側に
向かって送られて行き、読み出し側にたまっていく。ビ
ット使用判定レジスタ３に対応するデータレジスタ２に
データが格納されていれば“１”を、格納されていなけ
れば“０”を保持する。
明図であり、図４（ａ）はＦＩＦＯが空の場合、図４
（ｂ）はＦＩＦＯにデータが格納されている場合、図４
（ｃ）はＦＩＦＯが満杯の場合である。図に示すよう
に、書き込まれたデータは書き込み側より読み出し側に
向かって送られて行き、読み出し側にたまっていく。ビ
ット使用判定レジスタ３に対応するデータレジスタ２に
データが格納されていれば“１”を、格納されていなけ
れば“０”を保持する。
【０００５】そして、ＩＲ信号７は、図４（ａ）または
図４（ｂ）に示すように、書き込み側の最初のデータレ
ジスタが空、すなわち、最初のビット使用判定レジスタ
３が“０”であればデータを書き込むことができる。一
方、図４（ｃ）に示すように、書き込み側の最初のデー
タレジスタが満杯、すなわち最初のビット使用判定レジ
スタ３が“１”であればデータを書き込むことはできな
い。
図４（ｂ）に示すように、書き込み側の最初のデータレ
ジスタが空、すなわち、最初のビット使用判定レジスタ
３が“０”であればデータを書き込むことができる。一
方、図４（ｃ）に示すように、書き込み側の最初のデー
タレジスタが満杯、すなわち最初のビット使用判定レジ
スタ３が“１”であればデータを書き込むことはできな
い。
【０００６】
【発明が解決しようとする課題】しかしながら、上記し
た従来の装置では、ＩＲ信号は、書き込み端１ビットの
データを入力できることを示すのみで、連続したデータ
は、例えば８ビットで一単位を構成するようなデータが
格納できるかどうかについては不明であるという問題が
あった。
た従来の装置では、ＩＲ信号は、書き込み端１ビットの
データを入力できることを示すのみで、連続したデータ
は、例えば８ビットで一単位を構成するようなデータが
格納できるかどうかについては不明であるという問題が
あった。
【０００７】同様にＯＲ信号は、読み出し端１ビットに
有効なデータが格納されていることを示すのみで、連続
してデータを読み出せるかどうかについては不明であっ
た。更に、データの書き込み時には、外部のデータ書き
込み回路４はデータを書き込むごとにＩＲ信号をチェッ
クする必要があり、連続したデータを書き込む場合に
は、時間がかかるという欠点があった。
有効なデータが格納されていることを示すのみで、連続
してデータを読み出せるかどうかについては不明であっ
た。更に、データの書き込み時には、外部のデータ書き
込み回路４はデータを書き込むごとにＩＲ信号をチェッ
クする必要があり、連続したデータを書き込む場合に
は、時間がかかるという欠点があった。
【０００８】同様に、データの読み出し時には、外部の
データ読み出し回路５は、データを読み出す度にＯＲ信
号をチェックする必要があり、連続したデータを読み出
す場合には、時間がかかるという欠点があった。本発明
は、以上述べた、（１）ＩＲ信号が連続したデータを書
き込めるかどうか不明であるという問題点を除去するた
め、任意のｎビットのＩＲ信号を作成する。（２）ＯＲ
信号が連続したデータを読み出せるかどうか不明である
という問題点を除去するため、任意のｍビットのＯＲ信
号を作成する。（３）連続データの書き込みに時間がか
かるという欠点を除去するために、任意のＮビットの連
続書き込みを可能とする。（４）連続データの読み出し
に時間がかかるという欠点を除去するために任意のＭビ
ットの連続読み出しを可能とする。
データ読み出し回路５は、データを読み出す度にＯＲ信
号をチェックする必要があり、連続したデータを読み出
す場合には、時間がかかるという欠点があった。本発明
は、以上述べた、（１）ＩＲ信号が連続したデータを書
き込めるかどうか不明であるという問題点を除去するた
め、任意のｎビットのＩＲ信号を作成する。（２）ＯＲ
信号が連続したデータを読み出せるかどうか不明である
という問題点を除去するため、任意のｍビットのＯＲ信
号を作成する。（３）連続データの書き込みに時間がか
かるという欠点を除去するために、任意のＮビットの連
続書き込みを可能とする。（４）連続データの読み出し
に時間がかかるという欠点を除去するために任意のＭビ
ットの連続読み出しを可能とする。
【０００９】このように、本発明は、上記問題点を除去
し、動作が適切で、信頼性が高く、また、処理速度が速
いＦＩＦＯ回路を提供することを目的とする。
し、動作が適切で、信頼性が高く、また、処理速度が速
いＦＩＦＯ回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、上記目的を達
成するために、データレジスタと該データレジスタに接
続されるビット使用判定レジスタとを有するＦＩＦＯ
と、該ＦＩＦＯの入力側に接続されるＦＩＦＯ書き込み
回路と、前記ＦＩＦＯの出力側に接続されるＦＩＦＯ読
み出し回路とを具備するＦＩＦＯ回路において、 （Ａ）前記ビット使用判定レジスタに接続される、書き
込みのビット長分の書き込みレディ信号を生成する書き
込みレディ信号作成回路と、該書き込みレディ信号作成
回路に接続される書き込みのビット長を設定できる書き
込みサイズ設定レジスタとを備える。
成するために、データレジスタと該データレジスタに接
続されるビット使用判定レジスタとを有するＦＩＦＯ
と、該ＦＩＦＯの入力側に接続されるＦＩＦＯ書き込み
回路と、前記ＦＩＦＯの出力側に接続されるＦＩＦＯ読
み出し回路とを具備するＦＩＦＯ回路において、 （Ａ）前記ビット使用判定レジスタに接続される、書き
込みのビット長分の書き込みレディ信号を生成する書き
込みレディ信号作成回路と、該書き込みレディ信号作成
回路に接続される書き込みのビット長を設定できる書き
込みサイズ設定レジスタとを備える。
【００１１】（Ｂ）前記ビット使用判定レジスタに接続
される読み出しのビット長分の読み出しレディ信号を生
成する読み出しレディ信号作成回路と、該読み出しレデ
ィ信号作成回路に接続される読み出しのビット長を設定
できる読み出しサイズ設定レジスタとを備える。 （Ｃ）前記ＦＩＦＯ書き込み回路と前記ビット使用判定
レジスタ間に接続される任意に設定できる書き込みビッ
ト長と等しい回数のパルスを生成する書き込み用連続パ
ルス生成回路を備える。 （Ｄ）前記ＦＩＦＯ読み出し回路と前記ビット使用判定
レジスタ間に接続される任意に設定できる読み出しビッ
ト長と等しい回数のパルスを生成する読み出し用連続パ
ルス生成回路を備える。
される読み出しのビット長分の読み出しレディ信号を生
成する読み出しレディ信号作成回路と、該読み出しレデ
ィ信号作成回路に接続される読み出しのビット長を設定
できる読み出しサイズ設定レジスタとを備える。 （Ｃ）前記ＦＩＦＯ書き込み回路と前記ビット使用判定
レジスタ間に接続される任意に設定できる書き込みビッ
ト長と等しい回数のパルスを生成する書き込み用連続パ
ルス生成回路を備える。 （Ｄ）前記ＦＩＦＯ読み出し回路と前記ビット使用判定
レジスタ間に接続される任意に設定できる読み出しビッ
ト長と等しい回数のパルスを生成する読み出し用連続パ
ルス生成回路を備える。
【００１２】
【作用】本発明によれば、上記したように、従来のＦＩ
ＦＯ回路に、 （１）書き込みレディ信号作成回路と任意のサイズを設
定できる書き込みサイズ設定レジスタを追加することに
より、任意のビット数の書き込みレディ信号が生成でき
るため、連続データの書き込みが可能かどうかを適切に
判断することができる。
ＦＯ回路に、 （１）書き込みレディ信号作成回路と任意のサイズを設
定できる書き込みサイズ設定レジスタを追加することに
より、任意のビット数の書き込みレディ信号が生成でき
るため、連続データの書き込みが可能かどうかを適切に
判断することができる。
【００１３】（２）読み出しレディ信号作成回路と任意
のサイズを設定できる読み出しサイズ設定レジスタを追
加することにより、任意のビット数の読み出しレディ信
号が生成できるため、連続データの読み出しが可能かど
うかを適切に判断することができる。 （３）書き込み用連続パルス生成回路を追加することに
より、１回のシフトインパルスにより、連続データの書
き込みが可能となり、迅速なデータ処理を行うことがで
きる。
のサイズを設定できる読み出しサイズ設定レジスタを追
加することにより、任意のビット数の読み出しレディ信
号が生成できるため、連続データの読み出しが可能かど
うかを適切に判断することができる。 （３）書き込み用連続パルス生成回路を追加することに
より、１回のシフトインパルスにより、連続データの書
き込みが可能となり、迅速なデータ処理を行うことがで
きる。
【００１４】（４）読み出し用連続パルス生成回路の追
加することにより、１回のシフトアウトパルスにより、
連続データの読み出しが可能となり、迅速なデータ処理
を行うことができる。
加することにより、１回のシフトアウトパルスにより、
連続データの読み出しが可能となり、迅速なデータ処理
を行うことができる。
【００１５】
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の第１の実施例を示
すＦＩＦＯ回路のブロック図である。ここで、図３に示
した従来のＦＩＦＯ回路と同様の部分については、同じ
番号を付してその説明を省略する。
がら詳細に説明する。図１は本発明の第１の実施例を示
すＦＩＦＯ回路のブロック図である。ここで、図３に示
した従来のＦＩＦＯ回路と同様の部分については、同じ
番号を付してその説明を省略する。
【００１６】この実施例は、データレジスタ２と該デー
タレジスタ２に接続されるビット使用判定レジスタ３と
を有するＦＩＦＯ１と、該ＦＩＦＯ１の入力側に接続さ
れるＦＩＦＯ書き込み回路４と、前記ＦＩＦＯ１の出力
側に接続されるＦＩＦＯ読み出し回路５を備えた図３の
従来の回路の、前記ビット使用判定レジスタ３に接続さ
れる、書き込みのビット長分の書き込みレディ信号を生
成する書き込みレディ信号作成回路（以下、単に、ＩＲ
作成回路という）１０と、該ＩＲ作成回路１０に接続さ
れる書き込みのビット長を設定できる、書き込みサイズ
設定レジスタ１１とを追加し、ＩＲ信号７をＩＲ作成回
路１０から出力するように接続したものである。
タレジスタ２に接続されるビット使用判定レジスタ３と
を有するＦＩＦＯ１と、該ＦＩＦＯ１の入力側に接続さ
れるＦＩＦＯ書き込み回路４と、前記ＦＩＦＯ１の出力
側に接続されるＦＩＦＯ読み出し回路５を備えた図３の
従来の回路の、前記ビット使用判定レジスタ３に接続さ
れる、書き込みのビット長分の書き込みレディ信号を生
成する書き込みレディ信号作成回路（以下、単に、ＩＲ
作成回路という）１０と、該ＩＲ作成回路１０に接続さ
れる書き込みのビット長を設定できる、書き込みサイズ
設定レジスタ１１とを追加し、ＩＲ信号７をＩＲ作成回
路１０から出力するように接続したものである。
【００１７】以下、このＦＩＦＯ回路の動作について、
図２を参照しながら説明する。ＩＲ作成回路１０は書き
込みサイズ設定レジスタ１１により設定されたビット数
の空きがデータレジスタにあれば、ＩＲ信号７をアクテ
ィブにし、一方、書き込みサイズ設定レジスタ１１によ
り設定されたビット数の空きがデータレジスタになけれ
ば、非アクティブにする。
図２を参照しながら説明する。ＩＲ作成回路１０は書き
込みサイズ設定レジスタ１１により設定されたビット数
の空きがデータレジスタにあれば、ＩＲ信号７をアクテ
ィブにし、一方、書き込みサイズ設定レジスタ１１によ
り設定されたビット数の空きがデータレジスタになけれ
ば、非アクティブにする。
【００１８】すなわち、図２（ａ）においては、書き込
みサイズ設定レジスタ１１により設定されたビット数の
空きが、ビット使用判定レジスタ３にあるので、ＩＲ信
号７はアクティブ“１”となり、書き込みサイズ設定レ
ジスタ１１に設定されたビット数の書き込みを可能にす
る。また、図２（ｂ）においては、書き込みサイズ設定
レジスタ１１により設定されたビット数の空きが、ビッ
ト使用判定レジスタ３にないので、ＩＲ信号７は非アク
ティブ“０”となり、書き込みサイズ設定レジスタ１１
に設定されたビット数の書き込みを不可能にする。
みサイズ設定レジスタ１１により設定されたビット数の
空きが、ビット使用判定レジスタ３にあるので、ＩＲ信
号７はアクティブ“１”となり、書き込みサイズ設定レ
ジスタ１１に設定されたビット数の書き込みを可能にす
る。また、図２（ｂ）においては、書き込みサイズ設定
レジスタ１１により設定されたビット数の空きが、ビッ
ト使用判定レジスタ３にないので、ＩＲ信号７は非アク
ティブ“０”となり、書き込みサイズ設定レジスタ１１
に設定されたビット数の書き込みを不可能にする。
【００１９】したがって、任意のｎビットの連続データ
が格納可能であるかどうかを判定することができる。図
５は本発明の第２の実施例を示すＦＩＦＯ回路のブロッ
ク図である。この実施例は、図３の従来のＦＩＦＯ回路
に、ＯＲ作成回路１２と外部から設定可能な読み出しサ
イズ設定レジスタ１３を追加し、ＯＲ信号９をＯＲ作成
回路１２から出力するように接続したものである。
が格納可能であるかどうかを判定することができる。図
５は本発明の第２の実施例を示すＦＩＦＯ回路のブロッ
ク図である。この実施例は、図３の従来のＦＩＦＯ回路
に、ＯＲ作成回路１２と外部から設定可能な読み出しサ
イズ設定レジスタ１３を追加し、ＯＲ信号９をＯＲ作成
回路１２から出力するように接続したものである。
【００２０】ＯＲ作成回路１２は読み出しサイズ設定レ
ジスタ１３により設定されたビット数分のデータがデー
タレジスタに格納されていれば、ＯＲ信号９をアクティ
ブにしなければ、非アクティブにする。すなわち、図６
（ａ）においては、ＯＲ信号９はアクティブとなり、図
６（ｂ）においては、非アクティブとなる。したがっ
て、任意のｎビットの連続データの読み出し力が可能で
あるかどうか判定できる。
ジスタ１３により設定されたビット数分のデータがデー
タレジスタに格納されていれば、ＯＲ信号９をアクティ
ブにしなければ、非アクティブにする。すなわち、図６
（ａ）においては、ＯＲ信号９はアクティブとなり、図
６（ｂ）においては、非アクティブとなる。したがっ
て、任意のｎビットの連続データの読み出し力が可能で
あるかどうか判定できる。
【００２１】図７は本発明の第３の実施例を示すＦＩＦ
Ｏ回路のブロック図である。この実施例は、図３の従来
のＦＩＦＯ回路に、書き込み用連続パルス生成回路１６
を追加したものである。図７において、書き込み用連続
パルス生成回路１６は、クロック信号１５をＦＩＦＯ書
き込み回路４からのシフトイン信号１４により、任意に
設定した数だけＦＩＦＯ１のＳＩ信号６に伝える。この
結果、ＦＩＦＯ書き込み回路４は、任意のｎビット連続
データを１回のシフトインパルスにより、ＦＩＦＯ１に
書き込むことができる。
Ｏ回路のブロック図である。この実施例は、図３の従来
のＦＩＦＯ回路に、書き込み用連続パルス生成回路１６
を追加したものである。図７において、書き込み用連続
パルス生成回路１６は、クロック信号１５をＦＩＦＯ書
き込み回路４からのシフトイン信号１４により、任意に
設定した数だけＦＩＦＯ１のＳＩ信号６に伝える。この
結果、ＦＩＦＯ書き込み回路４は、任意のｎビット連続
データを１回のシフトインパルスにより、ＦＩＦＯ１に
書き込むことができる。
【００２２】図８は本発明の第４の実施例を示すＦＩＦ
Ｏ回路のブロックである。この実施例は、従来のＦＩＦ
Ｏ回路に、読み出し用連続パルス生成回路１９を追加し
たものである。そして、読み出し用連続パルス生成回路
１９は、クロック信号１８をＦＩＦＯ読み出し回路５か
らのシフトアウト信号１７により、任意に設定した数だ
けＦＩＦＯ１のＳＯ信号８に伝える。この結果、ＦＩＦ
Ｏ読み出し回路５は任意のｎビットの連続データを１下
位のシフトアウトパルスによりＦＩＦＯ１から読み出す
ことができる。
Ｏ回路のブロックである。この実施例は、従来のＦＩＦ
Ｏ回路に、読み出し用連続パルス生成回路１９を追加し
たものである。そして、読み出し用連続パルス生成回路
１９は、クロック信号１８をＦＩＦＯ読み出し回路５か
らのシフトアウト信号１７により、任意に設定した数だ
けＦＩＦＯ１のＳＯ信号８に伝える。この結果、ＦＩＦ
Ｏ読み出し回路５は任意のｎビットの連続データを１下
位のシフトアウトパルスによりＦＩＦＯ１から読み出す
ことができる。
【００２３】また、上記した第１乃至第４実施例は、適
宜組み合わせることにより、適切にして、しかも高速な
データ処理を行うことができるＦＩＦＯ回路を構成でき
ることは言うまでもない。なお、本発明は上記実施例に
限定されるものではなく、本発明の趣旨に基づき種々の
変形が可能であり、それらを本発明の範囲から排除する
ものではない。
宜組み合わせることにより、適切にして、しかも高速な
データ処理を行うことができるＦＩＦＯ回路を構成でき
ることは言うまでもない。なお、本発明は上記実施例に
限定されるものではなく、本発明の趣旨に基づき種々の
変形が可能であり、それらを本発明の範囲から排除する
ものではない。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
データレジスタと該データレジスタに接続されるビット
使用判定レジスタとを有するＦＩＦＯと、該ＦＩＦＯの
入力側に接続されるＦＩＦＯ書き込み回路と、前記ＦＩ
ＦＯの出力側に接続されるＦＩＦＯ読み出し回路とを具
備するＦＩＦＯ回路に、 （１）書き込みレディ信号作成回路と、任意のサイズを
設定できる書き込みサイズ設定レジスタを追加すること
により、任意のビット数の書き込みレディ信号が生成で
きるため、連続データの書き込みが可能かどうかを適切
に判断することができる。
データレジスタと該データレジスタに接続されるビット
使用判定レジスタとを有するＦＩＦＯと、該ＦＩＦＯの
入力側に接続されるＦＩＦＯ書き込み回路と、前記ＦＩ
ＦＯの出力側に接続されるＦＩＦＯ読み出し回路とを具
備するＦＩＦＯ回路に、 （１）書き込みレディ信号作成回路と、任意のサイズを
設定できる書き込みサイズ設定レジスタを追加すること
により、任意のビット数の書き込みレディ信号が生成で
きるため、連続データの書き込みが可能かどうかを適切
に判断することができる。
【００２５】（２）読み出しレディ信号作成回路と、任
意のサイズを設定できる読み出しサイズ設定レジスタを
追加することにより、任意のビット数の読み出しレディ
信号が生成できるため、連続データの読み出しが可能か
どうかを適切に判断することができる。 （３）書き込み用連続パルス生成回路を追加することに
より、１回のシフトインパルスにより連続データの書き
込みが可能となり、迅速なデータ処理を行うことができ
る。
意のサイズを設定できる読み出しサイズ設定レジスタを
追加することにより、任意のビット数の読み出しレディ
信号が生成できるため、連続データの読み出しが可能か
どうかを適切に判断することができる。 （３）書き込み用連続パルス生成回路を追加することに
より、１回のシフトインパルスにより連続データの書き
込みが可能となり、迅速なデータ処理を行うことができ
る。
【００２６】（４）読み出し用連続パルス生成回路の追
加することにより、１回のシフトアウトパルスにより連
続データの読み出しが可能となり、迅速なデータ処理を
行うことができる。
加することにより、１回のシフトアウトパルスにより連
続データの読み出しが可能となり、迅速なデータ処理を
行うことができる。
【図１】本発明の第１の実施例を示すＦＩＦＯ回路のブ
ロック図である。
ロック図である。
【図２】本発明の第１の実施例を示すＦＩＦＯ回路の要
部の動作説明図である。
部の動作説明図である。
【図３】従来のＦＩＦＯ回路のブロック図である。
【図４】従来のＦＩＦＯ回路の動作説明図である。
【図５】本発明の第２の実施例を示すＦＩＦＯ回路のブ
ロック図である。
ロック図である。
【図６】本発明の第２の実施例を示すＦＩＦＯ回路の要
部の動作説明図である。
部の動作説明図である。
【図７】本発明の第３の実施例を示すＦＩＦＯ回路のブ
ロック図である。
ロック図である。
【図８】本発明の第４の実施例を示すＦＩＦＯ回路のブ
ロック図である。
ロック図である。
１ ＦＩＦＯ ２ データレジスタ ３ ビット使用判定レジスタ ４ ＦＩＦＯ書き込み回路 ５ ＦＩＦＯ読み出し回路 ６，１４ シフトイン信号（ＳＩ信号） ８，１７ シフトアウト信号（ＳＯ信号） ９ ＯＲ信号 １０ 書き込みレディ信号作成回路（ＩＲ作成回路） １１ 書き込みサイズ設定レジスタ １２ ＯＲ作成回路 １３ 読み出しサイズ設定レジスタ １５，１８ クロック信号 １６ 書き込み用連続パルス生成回路 １９ 読み出し用連続パルス生成回路
Claims (4)
- 【請求項１】 データレジスタと該データレジスタに接
続されるビット使用判定レジスタとを有するＦＩＦＯ
と、該ＦＩＦＯの入力側に接続されるＦＩＦＯ書き込み
回路と、前記ＦＩＦＯの出力側に接続されるＦＩＦＯ読
み出し回路とを具備するＦＩＦＯ回路において、（ａ）
前記ビット使用判定レジスタに接続される書き込みのビ
ット長分の書き込みレディ信号を生成する書き込みレデ
ィ信号作成回路と、（ｂ）該書き込みレディ信号作成回
路に接続される書き込みのビット長を設定できる書き込
みサイズ設定レジスタとを備えることを特徴とするＦＩ
ＦＯ回路。 - 【請求項２】 データレジスタと該データレジスタに接
続されるビット使用判定レジスタとを有するＦＩＦＯ
と、該ＦＩＦＯの入力側に接続されるＦＩＦＯ書き込み
回路と、前記ＦＩＦＯの出力側に接続されるＦＩＦＯ読
み出し回路とを具備するＦＩＦＯ回路において、（ａ）
前記ビット使用判定レジスタに接続される読み出しのビ
ット長分の読み出しレディ信号を生成する読み出しレデ
ィ信号作成回路と、（ｂ）該読み出しレディ信号作成回
路に接続される読み出しのビット長を設定できる読み出
しサイズ設定レジスタとを備えることを特徴とするＦＩ
ＦＯ回路。 - 【請求項３】 データレジスタと該データレジスタに接
続されるビット使用判定レジスタとを有するＦＩＦＯ
と、該ＦＩＦＯの入力側に接続されるＦＩＦＯ書き込み
回路と、前記ＦＩＦＯの出力側に接続されるＦＩＦＯ読
み出し回路とを具備するＦＩＦＯ回路において、 前記ＦＩＦＯ書き込み回路と前記ビット使用判定レジス
タ間に接続される任意に設定できる書き込みビット長と
等しい回数のパルスを生成する書き込み用連続パルス生
成回路を備えることを特徴とするＦＩＦＯ回路。 - 【請求項４】 データレジスタと該データレジスタに接
続されるビット使用判定レジスタとを有するＦＩＦＯ
と、該ＦＩＦＯの入力側に接続されるＦＩＦＯ書き込み
回路と、前記ＦＩＦＯの出力側に接続されるＦＩＦＯ読
み出し回路とを具備するＦＩＦＯ回路において、 前記ＦＩＦＯ読み出し回路と前記ビット使用判定レジス
タ間に接続される任意に設定できる読み出しビット長と
等しい回数のパルスを生成する読み出し用連続パルス生
成回路を備えることを特徴とするＦＩＦＯ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10099693A JPH06309145A (ja) | 1993-04-27 | 1993-04-27 | Ｆｉｆｏ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10099693A JPH06309145A (ja) | 1993-04-27 | 1993-04-27 | Ｆｉｆｏ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06309145A true JPH06309145A (ja) | 1994-11-04 |
Family
ID=14288917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10099693A Withdrawn JPH06309145A (ja) | 1993-04-27 | 1993-04-27 | Ｆｉｆｏ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06309145A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6681314B1 (en) | 1998-09-08 | 2004-01-20 | Nec Electronics Corporation | FIFO memory device suitable for data transfer apparatuses with different data bus widths and method for controlling the same |
-
1993
- 1993-04-27 JP JP10099693A patent/JPH06309145A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6681314B1 (en) | 1998-09-08 | 2004-01-20 | Nec Electronics Corporation | FIFO memory device suitable for data transfer apparatuses with different data bus widths and method for controlling the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000704 |