TW440867B - FIFO memory device and method for controlling same - Google Patents

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44 08 b / 五、發明說明（1) 【發明之背景】 發明之4胃娀 本發明係關於一種先進先出記憶體裝置 這種先進先出記憶體裝置之太土 , „ 〃用以控制 农夏（方法，尤其關於一種人

有不同Μ * 1㉟排寬度之資料處理言史備間之資料傳^ “ 進先出記憶體裝置，與用以控制這種先進先出記憶體J 之方法。 姐衣罝 習知技街之描诚 一種熟知之用以在具有不同資料匯流排寬度之資料 ! 理設備間’作資料傳輸的先進先出記憶體裝置與先進先出丨 :記憶體裝置的控制方法，舉例而言，上述之先進先出纪憶丨 i體裝置係揭露於曰本特開平4-64988號公報中。 。… | 圖17係為上述習知技術之方塊圖，此圖顯示一種可作| i (Nxk)位元寫入與k位元讀取之裝置。 ! j j 然而’在上述的習知技術中’存在有一種能避免來自丨 丨輸入埠與輸出埠之記憶體的同時存取之仲裁功能。因此，i I此裝置並不適合高速資料處理。 丨 【發明概要】 因此’本發明之一個目的係藉由提供一種先進先出記 憶體裝置’以改善習知技術之上述缺點，不但能在不需要 匯流排仲裁的情況下’執行資料之同時寫入與讀取，而且| |亦能避免諸如資料之略過寫入與兩倍讀取的問題。本發明

440867 * 五、發明說明（2) 之另一目的係提供一種用以控制上述先進先出記憶體裝置 之方法。 為達成上述目的’本發明具有下述之基本技術構造。 具體言之，依本發明之第一實施樣態，係關於一種先 進先出記憶體裝置，其係使用於具有彼此不同的資料匯流 排寬度之資料處理設備間的資料傳輸，包含：一輸入電 路’具有Mxk位元（M與k係為大於1之整數）之資料匯流排 寬度，一輸岀電路，具有Nxk位元係為大於1，且不同 於Μ之整數）之資料匯流排寬度，用以從設置於先進先出記 憶體裝置内之一記憶體輸出讀出資料；一寫入指·標，指向 先進先出記憶體裝置之一資料寫入位址；—讀取指標，指 向先進先出S己憶體裝置之一資料讀取位址；及一有效/無 效指不電路’用以於每^位元中，將指示輸出至輸出電路 之讀出資料是否為有效之資料，輸出至記憶體之一周邊電 路，以作為一單元。 於本發明之第二實施樣態中，位於由讀取指標所表示 之位址的資料’係不斷地輸出至輪出電路。 於本發明之第三實施樣態中，每當讀出資料被輸出至 輸出電路時，有效/無效指示電路輸出表示讀出資料是否 為有效之一旗標信號’亦於每一k位元中輪出一旗標信 號。 於本發明之第四實施樣態中，旗標信號包含N位元。 一於本發明之第五實施樣態中，只有當從有效/無效指 示電路輪出之旗標信號之所有位元表示為有效時，讀取指

4 4 08 6 7 五、發明說明（3) 標之數值始可增加。 依據本發明之用以控制一先進先出記憶體裝置之方 法’上述先進先出s己憶體裝置係使用於具有彼此不同的資 料匯流排寬度之資料處理設備間的資料傳輸，並包含：一 寫入指標，表示一資料寫入位址；一讀取指標，表示一資 料讀取位址；一輸入電路，具有Mxk位元(^與!^為大於！之 整數）之資料匯流排寬度；及一輸出電路，具有Nxk位元 (N係為大於1 ’且不同於μ之整數）之資料匯流排寬度，用 以從設置於先進先出記憶體裝置内之一記憶體輸出讀出資 料’其中.位於由讀取指標所表示之位址的資料，係不斷 地輸出至輸出電路；且指示輸出至輸出電路之讀出資料是| 否為有效之資料，係於每一k位元中，被輸出至記憶體之 一周邊電路，以作為一單元。 因為 同的資料 有表示-一 位址之一 料*係不 裝置，使 設備間的 此外 執行資料 過寫入與 本發明之先 匯流排寬度 資料寫入位 讀取指標， 斷地被輪出 用於具有彼 資料傳輸， ，本發明不 之同時寫入 兩倍讀取的 進先出 之資料 址之一 位於由 ，所以 此不同 並促使 但能在 與讀取 問題β 記憶體 處理設 寫入指 讀取指 ’可能 的資料 資料之 不需要 >而且 裝置’係用以在具有不 備間作資料傳輸，其具 標、與表示一資料讀取 標所表示之位址的資 將此種先進先出記憶體 匯流排寬度之資料處理 高速傳輸。 匯流排仲裁的情況下， 亦能避免諸如資料之略

440867 五、發明說明（4) 【圖式之簡單說明】 圊1顯示依本發明第一實施例之先進先出記憶體裝置 ; j 之方塊圖。 圖2顯示一寫入指標之運作的流程圖。 圖3係為一寫入指標之方塊圖。 圖4顯示一讀取指標之運作的流程圖。 圖5係為一讀取指標之方塊圖。 圖6顯示FULL旗標狀態之流程圖。 圖7係為一FULL偵測電路之方塊圖。 | I 圖8顯示VALID旗標狀態之流程圖。 | 圖9係為一 VALID判斷電路之方塊圖。 | 圖ίο顯示本發明第一實施例之方塊圊。 I 圖11顯示在圖ίο之實施例中的資料寫入與讀取之時序 | :圖。 ! i ! ί 圖12顯示在圖10之實施例中的資料寫入與讀取之時序 I圖。 [ I 圊13顯示本發明第二實施例之方塊圖。 圖14更詳細的顯示圖13之實施例的方塊圖。 圖1 5係為圖1 3之實施例的資料寫入與讀取的時序圖。| I 圖1 6顯示本發明第三實施例之方塊圖。 圖1 7顯示習知技術之方塊圖。 j【符號之說明】 先進先出記憶體裝置（RAM單元） 440867 五、發明說明（5) 2 *寫入指標 3 ~資料輸出電路 4 ~讀取指標 5 ~ FULL偵測電路

6〜VALID判斷電路（有效/無效指示電路） 7〜寫入控制信號WRB 8〜讀取控制信號RDB 9〜時鐘脈衝信號CLK I 0〜重置信號 II ~輸入電路 11A〜輸入電路 12〜輸出電路 1 3〜旗標信號 1 4〜旗標信號 2 2〜漸增計數器 23〜資料輸出電路 24 漸增計數器 25〜FULL偵測電路 26 ~ VALID判斷電路 27〜資料輸入電路 3 1〜資料輸入線 32 ~資料輸出線 34〜旗標信號 100〜周邊電路

第10頁 44〇8 6 y 五、發明說明（6) 【較佳實施例之說明】 以下將參考相關的附圖說明依本發明之實施例的先進 先出記憶體裝置與其控制方法。 之圖1顯不依本發明第一實施例之先進先出記憶體裝置 ，圖’此種先進先出記憶體裝置係使用於在具有不同 %止料匯流排寬度之資料處理設備間之資料傳輸。這種先 料匯f 5己憶體裝置包含：一輸入電路11，具有k位元之資 番认流排寬度；—輪出電路12，用以從先進先出記憶體裝‘ .遺取資料’並具有N x k位元之資料匯流排寬度 次 ’—寫入指標2，在先進先出記憶體裝置1中表示一 ^寫入位址；一讀取指標4，在先進先出記憶體裝置1中 _ = 一貢料讀取位址；及一有效/無效指示電路6，用以表 至輸出電路12的資料是否有效。於此先進先出記憶 中，位於以讀取指標4表示之位址的資料，係不斷 地輸出至輸出電路3。 當資-料被輸出至輸出電路3時，有效/無效指示電路丨 ! . 11出表不讀取資料是否有效之旗標信號，且每k位元輸 i出一旗標信號14。

I 此外，為簡化說明，圖1 〇顯示在22x22記憶體的情況 |下在由寫入指標與讀取指標所指向之記憶體中之位置。丨 寫入指標2係基於一寫入需求信號而增加，而在資料Y 輪入線11上之資料，係依序地從顯示於附圖中之RAM單元} 五、發明說明（7) 之左下位址（WP = 〇的位置）至右上位址（WP = 15位置）被寫 入。因此’寫入指標表示可寫入的記憶體_之位址。當執 行讀取時，讀取指標4會增加，俾能指向待完成讀取之下 —位置。在此圖的情況下，讀取狀況為：由左至右地一次 讀取一列的四個區塊。 以下將更詳細地說明本發明。 顯示於圖1之先進先出記憶體裝置包含：一 RAM單元 1，具有一種2a列X 2n行的構造（211 X 2n X k位元的容量）；一 資料輸入線DATAIN 11，用以於RAM單元1之一位址寫入匕位 元的資料；一（m + n)位元寫入指標（以下縮寫為WP)2，用以 於上述的RAM單元1中，一次將寫入位址增加1 ; 一 (Ν(Ν = 2Π) X k)位元的資料輸出線DATA0UT 12 ; —資料輸出 電路3 ’輸出（Nxk)位元的資料至上述的資料輸出線 DATA0UT 12 ; η位元讀取指標（以下縮寫為Rp)，用以於上 述的RAM單元1中，一次將讀取位址增加i ; _FULL偵測電 路5，用以偵測上述的RAM單元i是否為填滿狀態的狀態；

一1位元輸出線13(以下稱為FULL旗標），Fuu旗標係u經 此位元輸出線13自FULL偵測電路5輸出；VALID判斷電路 (有效/無效指示電路）6，其表示輸出至上述輪出 DATA0UT 12之資料是否為有效；及一N位元（N 下以VAUD旗標表示）丨4，其乃由VALID判斷電路6 =(从 此先進先出記憶體裝置之一重置信號（以^榦單出地 RESET表示），係被提供至上述的2、 卓地乂 路5、與mn>判斷電路（有效/無效指示電路）6邮並m

第12頁 440867 五、發明說明（幻 電路的卷 , ^母—個初始化 一時t此先進先出記憶體裝置中，寫入運作係依據 以WRB矣^衝信號（以下以CLK表示）與一寫入需求信號（以下 資料/不）而被執行，於上述的資料輸入11之 位±1久Ϊ寫入至上述以保存於寫入指標2之數值表示的RAM 址’然後’WP 2之數值增加1。 基於保存於上述的RP 4之數值，資料之讀取係藉由選 xk)位元的資料而執行’（Nxk)位元的資料係被輪出 ^上述的輪出資料線MTA0UT〗2，上述的CLK與讀V皮需輸求出 〇號（以下以RDB表示）導致RP值增加1，藉以切換至下一個 (Nx k)位元的資料。 當滿足關於WP 2與RP 4之狀態的下述狀態時，full读 測電路5輸出一！位元FULL旗標並被設定，俾能偵測“^單 元1之填滿狀態狀態。 對於RP = 〇而言，當Wp = 2n+n-l時 對於RP不為〇而言，當Wp = Rpx2n-l時 此外’本發明所提供之VALID判斷電路6，提供一n位 元輸出VALID旗標（N = 2ra)，並在關於WP 2與RP 4之狀態之 下述狀況之下’被設定與重置，藉以指示輸出至資料輸出 線DAT A0UT 12之資料是否為有效。 以下將參考圖2說明上述寫入運作之流程。當完成重 置動作時’ WP 2改變成〇(步驟S1 )，而當一寫入需求產生 時，如果FULL旗標為〇，則可能執行寫入（步驟S2與S3)， 輸入資料被寫入至RAM單元1，且ffp 2之數值增加1(步驟

第13頁 44 08 6 7 五、發明說明（9) S4)。 顯示於圖1之寫入指標WP 2係為—漸增計數器，其 係出顯/於圖3。㈣etai時’漸增計數器被 :二於輸出2。當娜0舰1旗標為。 ^ . m 緣，漸增計數器會增加，在該點之ffP 2 輸出改變成1。 當WP表=2(1(在圖1〇中’ wp=l5)時，如果WR㈣且 FULL旗標亦為0，則在njf夕μ斗这 .^ t 1 ^LLK之上升緣，漸增計數器會增加， 且WP 2輸出回復至〇。在其他狀況下，增加並不會被完 成。依此方式，上述的處理可被執行。 其次，將參考圖4說明上述讀取運作之流程。當完成 重置時，RP 4改變成〇(步驟S5)，而且如果存在有一讀取 需求，如果VALID旗標之最高有效位元為〗（步驟§6與57)， RP 4值會增加1，且讀取資料會被輸出至資料輸出線12。 ^圖1之讀取指標4係為一漸增計數器，其更詳細的構造 係顯不於圖5。當RESET=1時，漸增計數器會被初始化，俾 ，使RP 4輸出改變成0。當RDB = 0時，如果VALI])旗標之最 局有效位元為1 ’則在CLK之上升緣’漸增計數器會增加， 且RP 4之輸出改變成1。 當RP表示2n-l(在圖10中’RP = 3)時，如果rdB = 0，且 VALID旗標之最高有效位元為1，則在clk之上升緣，漸增 計數器會增加，且RP之輸出會回復至〇。在其他狀況下， 增加動作並不會被完成。依此方式上述的處理可被執行。 其次’將參考圊6說明FULL偵測電路5與FULL旗標之運

第14頁 44 08 6 7 I^^~ 一 —----—_ 五、發明說明（10) 作流程β 當重置完成時，FULL旗標改變成ο，而如果存在有— 讀取需求’則FULL旗標會被重置，改變成0(步驟S3i與 S32) » ” 以RP 4值為0，如果產生一寫入需求（步驟s 33與 S34)，如果WP之數值為（2m+n-l)，則FULL旗標會被設定為 1 (步驟S35 與S36)。 ! ί 如果以RP值非為0，產生一寫入需求，如果肝之數值

為（RP X 2m-l)，則FULL旗標會被設定成ί (步驟S34與 I S37)。 _ 顯示於圖1之FULL偵測電路5具有顯示於圖7之構造。I 以RESET = 1的狀態’ FULL旗標改變成〇，而如果滿足上 述狀態’以WRB=1的狀態’在CLK之上升緣，FULL旗標會被j |設定為1。以RDB = 0的狀態’在CLK之上升緣，FULL旗標會 丨被設定為0。依此方式，可執行上述的處理。 | 1 上述VALID判斷電路6與VALID旗標之運作流程係將參 | 丨考圖8而說明於下。 ( ! 在以下的圖8的說明中，圖10(b)之RAM單元、WP與 ' RP，係於4位元VALID旗標的情況下使用。 ! ! ! 當完成重置時’VALID旗標改變成0000，而如果存在 i 一寫入需求’如果從藉由將WP之數值除以2m(4，因為m=2) ! 所獲得的數值，減去RP所獲得的數值之差值為0，則VALID 旗標會藉由將肝數值除以2m(4，因為m = 2)所獲得之餘數而 被設定，每一個位元會被設定成1(步驟S11至S17)。

第15頁 4.4 08 ^ 五、發明說明（11) 如果存在有一讀取需求’如果從藉由將wp之數值除以 2 (4，因為m = 2)所獲得的數值，減去Rp之數值所獲得的差 值為1或-3 ’則VALID旗標係藉由將WP數值除以2»(4，因為 πι = 2)所獲得的餘數而重置，每一個位元會被設定為〇(步驟 S21 至S27)。 VALID判斷電路6之構造係如圖9所示。 在圖9 t ’當RESETM時，VALID旗標改變成〇，而如果 |滿足上述設定狀態’以WB = 0的狀態，在CLK之上升緣， VALID旗標變成1。 當滿足上述重置狀態時，以RDB = 〇的狀態，在CLK之上 升緣，VALID旗標改變成〇。依此方式，可執行上述的處 i理。

I i = 貝料輸出電路3選擇RAM單元1之N個位址（N = 2··)，連接 |至所選擇的N(N = 2°)行的資料（k位元），並輸出（Nxk)位元 丨的資料至資料輸出線12。 ； KAM單元1係為熟知之習知元件，因為這並非直接與本 !發明相關’於此不再詳細說明。 具有8位元之輪入資料、32位元之輪出資料、與一RAM 單元1的先進先出記憶體裝置之運作將說明於下，其中， 上述RAM單元1係由4位元χ 4位元的丨6字元所組成。 ， 首先’將說明圖10之先進先出記憶體裝置的具體的構 造。於此圖中，參考數字1表示一 RAM單元，具有（4x4x 8(k = 8))位元^記憶體容量，其型式為以列父巧行。 ί 參考數字7係為一寫入需求信號WRB，8係為一讀取需

第16頁 Γ 4408 6 7 · 五、發明說明（12) ~_---- 求信號RDB，9係為一時鐘脈衝信號（cu)，1〇係為一重 信號RESET，而U係為資料輪人線。於此例子的情況下（於 其中k = 8) , k(8)位元的資料藉由輸入資料線DATA(}至“丁八？ 而文到處理。參考數字12係為資料輸出線。於此例子中， 於其中，N = 4且k = 8，這些輸出線輸出32位元的資料至線 j DOUTO至00叮31上。參考數字13表示一〗位元FUU旗標’。 參考數字14表示一 N位元（4位元）VAUD旗標，其表示 在上述資料輸出線之32位元的資料是否為有效。在顯示的 例子中，VALID0旗標係對應至D〇UT〇至D〇UT7，VALID1旗標 係對應至D0UT8至D0UT15，VALID2旗標係對應至D0UTl6至 D0UT23 ’ 而 VALID3 旗標係對應至 D0UT24 至 D0UT31。 參考數子2係為2 + 2 = 4位元之十六進位的漸增計數器， 其乃作為寫入指標’用以一次將單元1之寫入位址增加 I 1 〇

| 參考數字3係為一資料輸出電路，用以選擇1列的RAM 丨I單元1位址（1列= 2m(2m = 4))，並輸出4 X 8位元的資料。亦 |即，資料輸出電路3之數目係為2n(2n = 4)，每個選擇的資料 I係被輸出至上述的資料輸出線12。 ί 參考數字4表示作為一讀取指標之η位元（4位元）漸增 計數器’其乃作為4進位計數器，用以執行上述資料輸出 電路3之選擇資料的切換。 參考數字5表示一FULL偵測電路，用以偵測之RAM單元 1之填滿狀態狀態。於此例子中，如果RP 4值為0，且WP 2 值為15，或如果藉由將肝2值減去RP 4值X 2-(2- = 4)所獲

第17頁 44 〇δ B 7 . 五、發明說明（13) 得的差值為-1 ’且WRB 7為0，則在CLK 9之上升緣，上述 的FULL旗標會被設定成1。 在RDB8為0之情況下，在CLK 9之上升緣，上述的FULL 旗標1 3係被設定為0 ^ j 參考數字6表示一VALID判斷電路，用以判斷在資料輸 !出線12上之32位元資料是否為有效。於此例子中，如果將| ! WP 2除以2n(2® = 4)所獲得的數值，減去上述的Rp 4值所獲 丨 得之差值為〇 ’而且從上述除法所獲得的餘數亦為〇，則當| WRB 7為0時，在CLK 9之上升緣，VALID旗標14係被輸出為| 0000。然而，如果餘數為1，則VAUD旗標14係被輪出為 0011，如果餘數為2 ’則VALID旗標14係被輸出為oiii ;而 如果餘數為3，則VALID旗標14係被輸出為ini。當wrb 7 為0時’這些旗標係於CLK 9之上升緣被輸出。 I 如果將肝2值除以2m〇 = 4)的結果減去RP 4值所獲得|

I的差值為1或-3，且上述除法的餘數為0，則當RDB8為ο I j時’在CLK 9之上升緣，VALID旗標14係被設定為〇〇〇{^然 而，如果餘數是1，VALID旗標14係被設定為〇〇〇1 ;如果餘| 數是2，則VALID旗標14係為設定到0011 ;而如果餘數為、 3 ’則VALID旗標14係被設定為0m。當肋⑽為^時，這些 旗標係於CLK 9之上升緣被輸出。 寫入運作、讀取運作、與VALII)旗標丨4之運作，係依 據顯不於圖11之時序而執行，以下將詳細說明之。 寫入運作係從時間t2至時間12 0被執行。

第18頁 Γ 4408 6 7 五、發明說明（】4) 一 _ 將奸2值0除以2B(2m = 4)所獲得的數值〇，減去上述的Rp 4 值所獲得的差值係為〇，且藉由將奸2值〇除以211(2〇1 = 4)所 獲得的餘數為0，所以’ VALID旗標14會被設定為〇〇〇1。訐； 2改變成1，且，’a"係被輸出至資料輸出線12。 | | 於時間t3， b”資料被寫入。當完成此動作時，因為i j將肝2值！除以2«(2h4)所獲得的數值〇，減去上述的Rp 4 ; j值所獲得的差值係為〇 ,且藉由將奸2值1除以2n(2m=4)m I i獲得的餘數為1，所以，VALID旗標14會被設定為〇〇11。籽| | 2改變成2，且"ab'_係被輸出至資料輸出線12。 i 於時間t4， c’_資料被寫入。當完成此動作時，因為 將肝2值2除以212^4)所獲得的數值0，減去上述的Rp 4 值:獲得的差值係為〇，且藉由將肿2值2除以2m(2n = 4)所 |獲侍的餘數為2，所以，VAUD旗標14會被設定為〇111。肝： | 2改變成3，且” abc"係被輸出至資料輸出線i2。 j I 於4間t5’ d"資料被寫入。當完成此動作時，因為 I將2值3除以2(2m = 4)所獲得的數值〇,減去上述的Rp4 ； |值二獲得的差值係為0，且藉由將奵2值3除以2〇1(2^=4)所j I獲得的餘數為3，所以，VALID旗標14會被設定為0111。肝： i 2改變成4，且”abcd"係被輸出至資料輸出線〗2。 | 於時間t6，"e”資料被寫入，肝2改變成5，且"abcd，， | 係被輪出至資料輪出線丨2。 丨 於時間t7 ’ '，f"資料被寫入，wp 2改變成6，且"abcd" |係被輪出至資料輪出線12。 於時間t8，讀取需求信號RDB改變成〇，並執行一讀取j

第19頁 44 OB 6 7 . " _ *·— 一 五 '發明說明（15) ^〜 運作。當完成此動作時’RP 4之數值改變成1，資料輸出 電路3之資料被轉換’且” efg11係被輸出至資料輸出線12。 同時’ 11 g”被讀取。當完成此動作時，將WP 2值6除以2" = 4 所獲得的數值1，減去RP 4值1所獲得的差值為〇，且藉由 將WP 2值6除以2» = 4所獲得的餘數為2，VALID旗標14變成 01 11，且WP 2之數值變成7。 於時間19 ’ h資料被寫入。當完成此動作時，因為 將藉由將WP 2值7除以2» = 4所獲得的數值i，減去Rp 4之數 值1所獲得的差值為〇 ’且藉由將WP 2值7除以2m = 4所獲得 的餘數為3 ’所以’VALID旗標14變成1111，而輸出之32位 |元資料"ef gh"變成VAL I D。WP 2之數值變成8。 | 於時間tio，執行讀出運作，且RP 4值變成2。同時， 丨” i"資料被寫入。當完成此動作時，因為將WP 2值8除以 | 2m = 4所獲得的數值2，減去RP 4之數值2所獲得的差值為 0，且藉由將WP 2值8除以2" = 4所獲得的餘數為〇，所以， | | VALID旗標14變成0001，且” i"被輸出至資料輸出線12。然 |後，WP 2值變成9。 於時間111，"厂資料被寫入。當完成此動作時，因為 將WP 2值9除以2Π = 4所獲得的數值2，減去RP 4之數值2所

I I獲得的差值為〇’且藉由將WP 2值9除以= 4所獲得的餘數 為1 ’所以，VALID旗標14變成〇〇11。此刻之ffP 2值變成 10 ’且"i j"被輸出至資料輪出線12。 i 於時間11 2 ’ ” k"資料被寫入。當完成此動作時，因為 將WP 2值10除以= 4所獲得的數值2，減去RP 4之數值2所

第20頁 4408 6 五、發明說明（16)

獲得的差值為〇 ’且藉由將Wp 2值1〇除以2η = 4所獲得的餘 數為2，所以’VALID旗標14變成0111。此刻之WP 2值變成 11，且"ijk"被輸出至資料輸出線12 D 於時間11 3，” 1"資料被寫入。當完成此動作時，因為 將WP 2值11除以2- = 4所獲得的數值2，減去RP 4之數值2所 獲得的差值為0 ’且藉由將wp 2值丨丨除以2m = 4所獲得的餘 數為3 ’所以，VALID旗標14變成mi。此刻之wp 2值變成 1 2 ’且"1 jkl"被輸出至資料輸出線i 2。 於時間tl4 ’讀出動作係被被執行eRp 4之數值變成 3。同時，” m"資料被寫入。當完成此動作時，因為將wp 2 值12除以2° = 4所獲得的數值3，減去rp 4之數值3所獲得的 差值為0 ’且藉由將ffp 2值12除以2Π = 4所獲得的餘數為〇， 所以’VALID旗標14變成〇〇〇1。此刻之ffp 2值變成13，且 π πΓ被輸出至資料輸出線12。 於時間11 5，η η ”資料被寫入。當完成此動作時，因為 將WP 2值13除以2** = 4所獲得的數值3，減去RP 4之數值3所 獲得的差值為0，且藉由將WP 2值13除以2B = 4所獲得的餘 數為1，所以，VALID旗標14變成0011。此刻之WP 2值變成 1 4 ’且"mn"被輸出至資料輸出線1 2。 於時間11 6，" 〇"資料被寫入。當完成此動作時，因為 將WP 2值14除以2n = 4所獲得的數值3，減去RP 4之數值3所 獲得的差值為0，且藉由將WP 2值14除以2- = 4所獲得的餘 數為2，所以，VALID旗標14變成〇m。此刻之WP 2值變成 1 5，且"nino"被輸出至資料輸出線1 2。

第21頁 4408 67 五'發明說明（17) ^——- 於時間tl7，"p”資料被寫入。當完成此動作時，因 將ffP 2值15除以2B = 4所獲得的數值3 ,減去κρ 4之數值3所' 獲得的差值為〇，且藉由將WP 2值15除以2Π = 4所獲得的餘 數為2，所以，VALID旗標14變成lu卜此刻之肿2值變 16，且"mn〇p"被輸出至資料輸出線12。 取 於時間11 8 ’ " q”資料被寫入，wp 2之數值變成1，且 mnop資料被輸出至資料輪出線Μ β 其次，將參考圖12之時序圖說明FULL旗標13之運作。 於此例子中，在重置之後，並未完成讀取運作，資料” ^ ，至” η”被寫入，然後，執行一寫入運作。亦即，於u時，. 資料被寫入，於t2時’，，η"資料被寫入，且於t3時"〇1, 資料被寫入，ffP 2之數值變成15，而且，因為讀出動作並 !未執行’所以’ "abed"係被輸出至資料輸出線丨2。 | 於時間t4 P"資料被寫入。當完成此動作時’因為 i在WP 2值與RP 4值間的差值為15，所以，FULL.測電路5 摘測被完全寫入之資料的狀態，藉以設定Fuu旗標13為 1 ’俾能在直到執行讀出動作後，才可能執行資料寫入^ WP 2之數值會回復至〇。 於時間t5與t6，V，與"r11資料分別被寫入。因為FULL 旗標1 3為1，然而，ffp 2並不會增加，且輸入資料"q"與 r"並未被寫入至RAM單元1。於時間t7 ’ 11 ef ghu資料被讀 i出；於時間t9’"ijkl"資料被讀出；於時間tu，"mnop" I資料被讀出；且於時間t13之讀出運作中，因為將藉由將 WP 2之數值〇除以2m = 4所獲得的數值0，減去RP 4數值3所

440867 五、發明說明（18) 獲得的差值為-3 ’且藉由將WP 2之數值〇除以2- = 4所獲得 的餘數為0，所以，VALID旗標14變成〇〇〇〇。 RP 4之數值回復至〇 ’資料輪出電路3之資料被轉換， 且Mabcd"資料會顯現於資料輸出線12上。然而，因為 VALID旗標14為〇〇〇〇，故可判斷位於資料輸出線上之資 料"abed"為無效的。 於時間tl5 ’執行讀出動作’但因gVALID旗標14為 〇〇〇〇，故RP 4之數值不會增加。 依本發明第二實施例之先進先出記憶體裝置將說明於 下，其中，輸入埠具有比輸出埠更多的位元。 ^圖13顯示一種先進先出記憶體裝置，其包含：一 RAM |單元’具有2®列x2n行的構造（2«>x2nxk位元之容量）；（N i X k)位元的資料輸入線DATAIN :一資料輸入電路，將資料| |分割成k位疋的單元，用以輸入至RASJ單元之Ν(Ν = 2„^個位 | 址，一11位元寫入指標（以下縮寫為奸），其選擇單元之丨 N(N二2»)個寫入位址，並將寫入位址一次增加丄；一匕位元 資料輸出線DATAOUT ; —資料輸出電路，其選擇RAM單元之 位址，並輸^出k位π的資料至上述的資料輪出線DATA〇UT ; 一（πι + η)位元讀取指標rp ,用以切換資料輸出電路·，一 FULL摘測電路，其该測上述的RAM單元是否為填滿狀態； 一1位元FULL旗標，其乃由一邝“偵測電路輸出；—VAUD 判斷電路，其判斷輸出至上述輪出線DATA〇UT之資料是否丨 為有效；與一1位元VALID旗標，其乃由上述VAUD判斷電i 路輸出。 丨

第23頁 440867 五、發明說明（19) 舉例而言，一先進先出記憶體裝置之運作係說明於 下，其中，上述先進先出記憶體裝置具有32位元之輸入資 料、8位元之輸出資料，與由4位元X 4位元的16字元所構 成之RAM單元。 首先’將說明顯示於圖14之先進先出記憶體裝置之具 體構造。於圖14中’參考數字1表示一 ram單元，其乃以 列X 2°行之型式’具有4 X 4 X 8 ( k = 8 )位元之記憶體容量； 參考數字7係為一寫入控制信號MB ;參考數字8係為一讀 取控制信號RDB ;參考數字9係為一時鐘脈衝信號CLK ;參 考數字10係為一重置信號（’RESET );參考數字31係為資料 輸入線’具有DATA0至DATA31線，於此例子中，其可處理 (Nxk) = 4x8 = 32位元的資料；參考數字27係為一資料輸入 電路’用以將上述資料輸入線31分成8位元資料群組data〇 | 至DATA7 、DATA8 至DATA15 、DATA16 至DATA23 、與DATA24至 | DAT A31，並於上述RAM單元1中，將資料輪入至指示位址。 i 參考數字32係為資料輪出線DOUTO至D0UT7，而於此例 子中，8位元輸出資料係由輸出電路23輪出。參考數字13 I係為一FULL旗標，此乃為—個i位元信號。 參考數子34係為1位元旗標，用以表示位於上述資料 輸出線32上之8位元資料是否為有效：參考數字以係為一n =元（2位元）漸增計數器，用以作為一寫入指標，其乃為 乂進位漸増汁數器，藉以選擇1列的RAM單元位址（1列 4^4)) ’並將資料輪入電路27之資 至r 之指示位址，WP之數值會一次 440867 五、發明說明（20) 參考數字23係為一資料輸出電路，用以選擇RAM單元1 之一個位址’並將資料輸出至資料輸出線32 ;參考數字24 係為一個（m + n = 2 + 2 = 4)位元之漸增計數器，用以作為一讀 取指標’其乃為一個十六進位的計數器，用以選擇來自資 料輸出電路23之資料，而Rp之數值增加1。 參考數字25係為一FULL偵測電路，用以偵測RAM單元1 為填滿狀態之狀態’在藉由將肝22數值，減去將RP 24數 值除以2a = 4所獲得的數值之差值為3或_丨的狀況下，如果 ffRB 7為0，則此電路會於時鐘脈衝CLK 9之上升緣，輸出j 的FULL旗標1 3 ° 如果將WP 22數值，減去將Rp 24數值除以2B = 4所獲得 的數值所獲得之差值為-3或1 ’且藉由將評24除以2n=4所 I獲得的餘數為3 ’而且如果RDB8為0，則在CLK 9之上升 .\ 旗標13係被輸出為〇。 i i . I 參考數字26表示一 valid判斷電路，用以判斷在資料| 輸出線32上之8位元的資料是否為有效。於此例子中，如 | 果將WP 22數值，減去將Rp 24數值除以2m = 4所獲得的數值i 所獲得之差值為0 ’當WRB 7為0時，則在CLK 9之上升緣，i VALID旗標34係被輸出為1 ^如果將奸22數值，減去將Rp ' 24數值除以2« = 4所獲得的數值所獲得之差值為3或_丨，且 藉由將RP 24除以P = 4所獲得的餘數為3，而且如果⑽⑽為i 〇，則在CLK 9之上升緣，VALID旗標34係被輸出為〇。寫入; 運作、讀取運作、FULL旗標13之運作，與VALID旗標34之| 運作，係參考圖15之時序圖而說明於下。寫入運作係於時|

λΔ〇^61_·_______ 五、發明說明（21) 間t2與t5之間執行。 於時間12，" a b c d"資料被寫入。當完成此動作時，因 為藉由將WP 22數值0，減去將RP 24數值0除以2m = 4所獲得 的數值所獲得之差值為〇，故VALID旗標34變成1，並使讀 出成為可能。 ! WP 22改變成1，且"a”資料被輸出至資料輸出線32。 於時間t3，" efgh"資料被寫入。當完成此動作時，wp 22改變成2。 於時間14，” i jk厂資料被寫入，於此時，肝22改變 成3。 於時間t5，" ιηηορΜ資料被寫入。當完成此動作時，因 為藉由將WP 22數值3，減去將RP 24數值0除以2m = 4所獲得 的數值，所獲得之差值為3，所以，上述的FULL偵測電路 I 25偵測填滿狀態狀態，並將FULL旗標13設定為1，俾能在 直到執行讀取後’才使寫入運作成為可能於此時，WP 22數值回復至〇。 於時間t6 ’執行讀出運作’RP 24之數值改變成1，資 料輸出電路23之選擇的資料被轉換，且，，b"資料被輸出貝 資料輸出線32。 | 於時間t7’執行讀出運作，RP 24改變成2，資料輪出 電路23之選擇的資料被轉換，且μ c"資料被輪出至 J 出線32。 η π % 、 然後，於時間t8，執行讀出運作，rp 24改變成3，資 料輸出電路23之選擇的資料被轉換，且"d"資料被輸出至貢

第26頁 44 08 6*7 五、發明說明（22) ' 資料輸出線32。 於時間t9 ’執行讀出運作。當完成此動作時，因為由 WP 22之值0 ’減去將Rp 24數值3除以2β = 4所得之值〇，而 獲得之差值為0，且藉由將RP 24數值3除以2m = 4所獲得的 餘數係為3 ’所以’ FULL旗標13變成0，並使寫入成為可 j 能。RP 24之數值改變成4 ’資料輸出電路23之選擇的資料| 被轉換’且1' e〃資料被輸出至資料輸出線32。 當資料之讀出係於時間t21完成時，藉由將WP 22數值 〇 ’減去將RP 24數值15除以2° = 4所獲得的數值3，所獲得 之差值為-3 ’且藉由將RP 24數值1 5除以2Λ = 4所獲得的餘 j |數係為3，VALID旗標34改變成〇，其表示被輸出至資料輸 ' |出線32之"a”資料係為無效的。 | 本發明之第三實施例係說明於下》 | | 圖丨6顯示一種使用於具有不同資料匯流排寬度之資料丨

丨處理設備間的資料傳輸之先進先出記憶體裝置，包含：一 I , ! I輸入電路11A ’具有Mxk位元（M為大於1之整數）之資料匯 i 流排寬度；一輸出電路12，具有Nxk位元（N係為大於1之 j 整數，且不同於Μ)之資料匯流排寬度，用以輸出在該先進j 先出記憶體裝置之内的讀出資料；一寫入指標2，指向該 | 先進先出記憶體裝置之資料寫入位址；一讀取指標4，指 丨 向該先進先出記憶體裝置之資料讀取位址；及一有效/無 | 效指示電路6，用以將指示輸出至該輸出電路之讀出資料 j

是否為有效之資料，輸出至該記憶體之一周邊電路100。 I 藉由採用上述構造，一種先進先出記憶體裝置，與用

第27頁 "4^0867 五'發明說明（23) 以控制依本發明之先進先出記憶體裝置的方法，不但能在 不需要匯流排仲裁的情況下，執行資料之同時寫入與讀 取，而且亦能避免諸如資料之略過寫入與兩倍讀取的問 題，並能執行資料之高速傳輸。

第28頁

Claims (1)

1. ΑΛΟΒ^1 六、申請專利範圍 1. 一種先進先出記憶體裝置，其係使用於具有彼此不 同的資料匯流排寬度之資料處理設備間的資料傳輸，包 含： 一輸入電路，具有Mxk位元（Μ與k係為大於1之整數） 之資料匯流排寬度； | ! 一輸出電路’具有Nxk位元（N係為大於1，且不同於 i j該Μ之整數）之資料匯流排寬度’用以從設置於該先進先出 記憶體裝置内之一記憶體輸出讀出資料； 一寫入指標’指向該先進先出記憶體裝置之一資料寫 入位址； 一讀取指標，指向該先進先出記憶體裝置之一資料讀 取位址；及 出至該 該記憶 2. 中，位 出至該 3, 中，每 指示電 亦於每 4. 中，該 有效/無效指示電路1以於每k 輸出電路之該讀出資料是否.士 ^ 骑少s ^ e 貝丁叶疋否為有效之資料，輸出至 體之一周邊電路，以作為一單_ 如申請專利範圍第1項之A推^ 於由該讀取指標所表示之位出記憶體裝置’其 輸出電路。 址的資料，係不斷地輪 如申請專利範圍第1項之先 當讀出資料被輸出至該輪出先出記憶體裝置，其 路輸出表示該讀出資料2否電路時’該有效/無效 一k位元中輸出一旗檁作號為有致之一旗標信號， 如申請專利範圍第3項之先 旗標信號包含N位元。 先出記憶體裝置，其 44 08 6 7 六、申請專利範圍 5. 如申請專利範圍第4項之先進先出記憶體裝置，其 中，只有當從該有效/無效指示電路輸出之該旗標信號之 所有位元表示為有效時，該讀取指標之數值始可增加。 6. —種控制先進先出記憶體裝置之方法，該先進先出 丨 j 記憶體裝置係使用於具有彼此不同的資料匯流排寬度之資 i I ! 丨料處理設備間的資料傳輸，並包含：一寫入指標，表示一 !資料寫入位址；一讀取指標，表示一資料讀取位址；一輸 入電路，具有Mxk位元（Μ與k為大於1之整數）之資料匯流 ： I 排寬度；及一輸出電路，具有Nxk位元（N係為大於1，且 i 不同於該Μ之整數）之資料匯流排寬度，用以從設置於該先 | 進先出記憶體裝置内之一記憶體輸出讀出資料，其中： 位於由該讀取指標所表示之位址的資料，係不斷地輸 出至該輸出電路；且 I ί I 指示輸出至該輸出電路之該讀出資料是否為有效之資 I |料，係於每一 k位元中，被輸出至該記憶體之一周邊電 丨 ! | |路，以作為一單元。 i

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