JPH09305486A - マイクロコンピュ−タ・システムのメモリ・インタ−フェ−ス装置 - Google Patents

Abstract

(57)【要約】 【課題】ＣＰＵがＲＯＭをリ−ド・アクセスする際、Ｒ
ＯＭに対してのウエィトサイクルを極力減じて高速にリ
−ドサイクルを行なうことを可能とするとともに、消費
電力の少ないマイクロコンピュ−タ・システムのインタ
−フェ−ス装置を得る。 【解決手段】ＣＰＵがＲＯＭをアクセスしないときは、
ＣＰＵがこれから読み込もうとするＲＯＭのデ−タの一
部をカウンタが生成するアドレス指定によっＲＡＭに複
写するようにし、ＣＰＵがＲＯＭをアクセスし、リ−ド
サイクルを実行する際には、ＲＡＭに複写されたデ−タ
を主に読み込むようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、マイクロコンピ
ュ−タ・システムのメモリインタ−フェ−ス装置に関す
るものである。

【０００２】

【従来の技術】マイクロコンピュ−タ・システムのメモ
リ・インタ−フェ−スは、一般に図３に示す構成が採ら
れる。すなわち、中央演算処理装置５１（以下「ＣＰ
Ｕ」と表示する）は、リ−ド・オンリ・メモリ５２（以
下「ＲＯＭ」と表示する）に対してアクセスし、アドレ
ス・バス及びデ−タ・バスを介してデ−タを読み取る。
図４はこのようなＣＰＵ５１がＲＯＭ５２をアクセスす
る様子を示すタイムチャ−ト図である。ＣＰＵ５１がア
ドレス信号Ａ、リ−ド信号ＲＤ、チップセレクト信号Ｓ
ＥＬをチャ−ト図に示すように順次ＲＯＭ５２に対して
出力すると、ＲＯＭ５２はこれらの信号を受け、自己が
選択されてデ−タの読み出しが要求されたことを認識
し、これに応答し、指定されたアドレスのデ−タをデ−
タ信号ＤとしてＣＰＵ５１に対して出力する。このよう
な、アクセスが繰り返されてＣＰＵ５１はＲＯＭ５２に
記憶されているプグラム・デ−タを読み込むことが可能
となる。

【０００３】

【発明が解決しようとする課題】しかしながら、一般に
ＣＰＵのアクセス時間（図４のＴａ）に対して、ＲＯＭ
のアクセス時間は遅いため、ＣＰＵはウエイトサイクル
（図４のＴｗ）を挿入してアクセス時間の調整をする必
要があった。このようにウエイトサイクルを挿入するこ
とは、結果的にＣＰＵのリ−ドサイクル時間が長くなる
ため、マイクロコンピュ−タ・システム全体の性能を落
とすという問題があった。一方、ウエイトサイクルを不
要とする高速なメモリを使用してマイクロコンピュ−タ
・システムを構成することも可能であるが、このような
場合においても、高速なメモリの消費電力は低速なもの
に比較して大きいため消費電力の点において不利となっ
てしまうという問題が発生していた。

【０００４】そこでこの発明の請求項１記載の発明は、
上記の問題点を解決し消費電力が少なく高速なアクセス
を可能にしたマイクロコンピュ−タ・システムのメモリ
・インタフェ−ス装置を提供することを目的としたもの
である。

【０００５】

【課題を解決するための手段】前述した目的を達成する
ために、この発明の請求項１記載の発明は、ＣＰＵから
アクセスされるアドレス・デ−タに基づいてＲＯＭに記
憶されたデ−タをＣＰＵに転送するマイクロコンピュ−
タ・システムのメモリ・インタ−フェ−ス装置におい
て、前記ＲＯＭのデ−タの一部が複写されるＲＡＭと、
前記ＣＰＵからリ−ドサイクル毎に出力されるアドレス
・デ−タを受信し、上位アドレス・デ−タと下位アドレ
ス・デ−タに分離し出力するアドレス分離手段と、前記
上位アドレス・デ−タを受信し、これを一旦記憶し次の
リ−ドサイクルのとき出力する記憶手段と、前記上位ア
ドレス・デ−タと前記記憶手段から出力される上位アド
レス・デ−タとを受信しこの両受信デ−タを比較する比
較手段と、前記下位アドレス・デ−タに相当するアドレ
ス・デ−タを順次更新生成するカウンタとによって構成
され、前記ＣＰＵが前記ＲＯＭをアクセスしないときに
は、前記記憶手段が出力する上位アドレス・デ−タと前
記カウンタが生成したアドレス・デ−タとによって指定
される前記ＲＯＭのアドレスに記憶されているデ−タ
を、同アドレス・デ−タによって指定される前記ＲＡＭ
のアドレスに複写し、この複写を、前記カウンタの所定
回数迄の更新生成によって得られるそれぞれのアドレス
・デ−タに適用することで前記ＲＯＭのデ−タの一部を
前記ＲＡＭに複写し、前記ＣＰＵが前記ＲＯＭをアクセ
スするときは、前記比較手段の比較結果が一致した場合
には前記下位アドレス・デ−タによって指定される前記
ＲＡＭのアドレスに複写されているデ−タをＣＰＵに出
力し、不一致の場合には前記上位アドレス・デ−タと下
位アドレス・デ−タによって指定されるＲＯＭのアドレ
スに記憶されているデ−タをＣＰＵに出力するようにし
たものである。

【０００６】

【発明の実施の形態】以下に、この発明の実施の形態
を、図示例とともに説明する。図１ａ、ｂ及び図２ａ、
ｂは、この発明にかかるマイクロコンピュ−タ・システ
ムのインタ−フェ−ス装置の実施形態を示す図である
が、図１ａ、ｂはこの装置の構成を示すブロック図とア
ドレス・デ−タの例を示す図で、図２ａ、ｂはタイムチ
ャ−ト図である。

【０００７】図１ａにおいて、１は、プログラムが格納
され読出専用のリ−ド・オンリ・メモリ、２は、ランダ
ム・アクセス・メモリ（以下「ＲＡＭ」と表示する）
で、ＲＯＭ１よりも高速で読出が可能でさらにＲＯＭ１
より小容量なメモリである。３は、アドレス分離手段
で、図示されていない中央演算処理装置（以下ＣＰＵと
表示）のリ−ドサイクル毎に順次出力されるアドレス・
デ−タを受信し、各アドレス・デ−タを上位と下位に
２分し、上位アドレス・デ−タ３ｂと下位アドレス・デ
−タ３ａをＣＰＵのリ−ドサイクル毎にそれぞれ出力す
る。４は記憶手段で、アドレス分離手段３より順次出力
される上位アドレス・デ−タ３ｂを受信し、次のリ−ド
サイクルのアドレス・デ−タ３ｂを受信するまでこれを
一旦記憶し記憶した内容を上位アドレス・デ−タ３ｂ’
として後述の比較手段５の入力端子Ｌに出力する。

【０００８】５は、前述の比較手段で、入力端子Ｋ、Ｌ
を有し、入力端子Ｋにはアドレス分離手段３から出力さ
れる上位アドレス・デ−タ３ｂが入力され、入力端子Ｌ
には前記記憶手段４から出力される上位アドレス・デ−
タ３ｂ’が入力され、両者の入力デ−タが比較され比較
結果が出力端子Ｍ、Ｎより出力される。６は、カウンタ
で、アドレス分離手段３から出力される下位アドレス・
デ−タ３ａに相当するアドレス・デ−タ６ａを順次更新
生成し出力する。７は制御回路で、ＣＰＵから出力され
るリ−ド信号を受けたときには、ＲＯＭ１およびＲＡ
Ｍ２にリ−ド信号を転送し、リ−ド信号を受けないと
きには、ＲＯＭ１からＲＡＭ２へのデ−タの複写のため
にＲＯＭ１に対してはリ−ド信号をＲＡＭ２に対しては
ライト信号を出力する。８は、レディイ信号生成回路
で、ＣＰＵからのチップセレクト信号と比較手段５の
出力端子Ｎから出力される信号を受信しレディイ信号
を生成する。

【０００９】１０、１１は入力信号を選択出力するマル
チプレクサで、マルチプレクサ１０はアドレス分離手段
３より出力される下位アドレス・デ−タ３ａとカウンタ
６から出力される下位アドレス・デ−タ６ａが入力され
いずれかのデ−タをＲＯＭ１とＲＡＭ２のアドレス入力
に出力する。また、マルチプレクサ１１はアドレス分離
手段から出力される上位アドレス・デ−タ３ｂと記憶手
段４から出力される上位アドレス・デ−タ３ｂ’が入力
されいずれかのデ−タをＲＯＭ１に出力する。１２、１
３は、アンド回路で、アンド回路１２は比較手段５の比
較結果が不一致のとき出力端子Ｍより出力される不一致
信号５ｃとチップセレクト信号が入力され、両者の信
号がアクティブでＲＯＭ１に対して読出書込を可能にす
るチップ・セレクト信号Ｓ３を出力する。アンド回路１
３は比較手段５の比較結果が一致のとき出力端子Ｎより
出力される一致信号５ｄとチップセレクト信号が入力
され、両者の信号がアクティブでＲＡＭ２に対して読出
書込を可能にするチップ・セレクト信号Ｓ１を出力す
る。

【００１０】ここで、アドレス分離手段３がアドレス・
デ−タを２分する一例を図１ｂに示すが、この例では１
６ビットのアドレス・デ−タを上位アドレス・デ−タ３
ｂとして上位の４ビットを、下位アドレス・デ−タ３ａ
として下位の１２ビットに分離した状態を示している。

【００１１】このように構成されたマイクロコンピュ−
タ・システムのインタフェ−ス装置の動作について、図
２ａ、ｂの２つのタイムチャ−ト図を参照しながら以下
に説明する。以下の説明では、「ｎ」の値を、下位アド
レス・デ−タ３ａのアドレス・デ−タ量を示すものとし
て説明する。

【００１２】最初に、ＣＰＵがＲＯＭ１に対してリ−ド
サイクルを行なっている場合を図２ａのタイムチャ−ト
図と図２ｂの［ＲＯＭのリ−ドサイクル（１）］を参照
しながら以下に説明する。ここで、ＲＡＭ２には既に、
上位アドレスＡ及び下位アドレスａ（０）・・ａ（ｎ−
３）、ａ（ｎ−２）、ａ（ｎ−１）、ａ（ｎ）のアドレ
スで指定されるＲＯＭ１のデ−タが、ＲＡＭ２のアドレ
スａ（０）・・・・・ａ（ｎ−３）、ａ（ｎ−２）、ａ
（ｎ−１）、ａ（ｎ）に記憶されているものとして説明
する。

【００１３】ＣＰＵのアクセスがＲＯＭ１のリ−ドサイ
クルのとき、ＣＰＵが出力するアドレス・デ−タがア
ドレス分離手段３により上位アドレス・デ−タ３ｂと下
位アドレス・デ−タ３ａに分離される（第２図ａでは、
Ａ・・と・ａ（ｎ−３）、ａ（ｎ−２）、ａ（ｎ−
１）、ａ（ｎ））。上位アドレス・デ−タ３ｂは記憶手
段４にリ−ドサイクル毎に新しく記憶され、前回記憶し
たアドレス・デ−タを上位アドレス・デ−タ３ｂ’とし
て比較手段５の入力端子Ｌに出力する。一方、比較手段
５のＫ端子には上位アドレス・デ−タ３ｂが直接入力さ
れる。したがって、ＣＰＵの今回のリ−ドサイクルが図
２ａの［ｎ−２］であれば、前回のリ−ドサイクル［ｎ
−３］の上位アドレス・デ−タ３ｂのＡ（図２ａのア）
が上位アドレス・デ−タ３ｂ’（図２ａのイ）として比
較手段５のＬ端子に入力され、今回のリ−ドサイクル
［ｎ−２］の上位アドレス・デ−タＡ（図２ａのウ）が
Ｋ端子に入力されることになる。比較手段５では入力端
子Ｋ、Ｌの入力信号が比較され、一致していれば、出力
端子Ｎの出力をアクティブにする。一致していなけれ
ば、出力端子Ｍをアクティブにする。今回のリ−ドサイ
クル［ｎ−２］では入力端子Ｋ、Ｌのデ−タは共にＡで
あるため、出力端子Ｎをアクティブにし一致信号５ｃを
出力する。ＣＰＵのＲＯＭ１のアクセスにより既にチッ
プセレクト信号はアクティブになっているので、アン
ド回路１３からチップ・セレクト信号Ｓ１が出力される
ことによって、ＲＡＭ２がＣＰＵのデ−タ読み込みメモ
リとして選択される。また比較手段５の出力端子Ｎから
の出力は信号Ｓ２として制御回路７に入力される、この
信号Ｓ２を受けて制御回路７は、ＣＰＵからのリ−ド信
号が入力されるとＲＡＭ２に対してリ−ド信号Ｒ２を
出力する（図２ａのエ）。

【００１４】一方、アドレス分離手段３から出力される
下位アドレス・デ−タ３ａはマルチプレクサ１０の一方
の入力端子に入力され、マルチプレクサ１０の他端の入
力端子においては、後述のようにカウンタ６が最大値表
示（ｕｐ）で出力中止状態のため、カウンタ６からの出
力信号６ａを受けていないので、アドレス分離手段３か
ら出力される下位アドレス・デ−タ３ａの方をそのまま
ＲＯＭ１、ＲＡＭ２に出力する。そして、ＲＯＭ１及び
ＲＡＭ２に加えられた下位アドレス・デ−タ３ａは読み
込みメモリとして選択されたＲＡＭ２のみに読み込まれ
ることになる。したがって、今回［ｎ−２］のリ−ドサ
イクルでは下位アドレス・デ−タ３ａのａ（ｎ−２）
（図２ａのオ）がＲＡＭ２のアドレス・デ−タとして出
力されるので、ＲＡＭ２からこのアドレス・デ−タと先
のリ−ド信号Ｒ２に基づきデ−タＡＡ（ｎ−２）（図２
ａのカ）がＣＰＵにデ−タとして出力される。ここ
で、ＣＰＵは既に、デ−タの受信に先立って、レディ
イ信号生成回路８がチップセレクト信号と比較手段５
から出力される一致信号５ｄの両者の受信によって出力
するレディイ信号を受信しているので、自己に対して
出力されたデ−タであると認識して、先のデ−タＡＡ
（ｎ−２）を受信し格納する。同様の動作が図２ａに示
すリ−ドサイクル［ｎ］まで繰り返される。

【００１５】次に、ＣＰＵから出力されるアドレス・デ
−タが、図２ａのリ−ドサイクル［０］において、上
位アドレス・デ−タ３ｂがＢとなり下位アドレス・デ−
タ３ａがｂ（０）と変わると、比較手段５の入力端子Ｋ
は上位アドレス・デ−タＢが入力され、入力端子Ｌには
前回のリ−ドサイクル［ｎ］の上位アドレス・デ−タ３
ｂのＡが上位アドレス・デ−タ３ｂ’のＡ（図２ａの
キ）として入力されるので、比較手段５の比較結果が不
一致となり、出力端子Ｍの出力がアクティブになり不一
致信号５ｄが出力される。この不一致信号５ｃとチップ
セレクト信号のアクティブ信号を受けアンド回路１２
からチップ・セレクト信号Ｓ３が出力される。この信号
によってＲＯＭ１がＣＰＵのデ−タ読み込みメモリとし
て選択される。

【００１６】一方、比較手段５の出力端子Ｍがアクティ
ブになるとこの出力はマルチプレクサ１１に信号Ｓ４と
して入力され、マルチプレクサ１１はアドレス分離手段
３より受信している上位アドレス・デ−タ３ｂのみを出
力する。また、マルチプレクサ１０は上述したように、
アドレス分離手段３より受信している下位アドレス・デ
−タ３ａのみを出力しているので、マルチプレクサ１１
から出力される上位アドレス・デ−タとマルチプレクサ
１０から出力される下位アドレス・デ−タの両者（Ｂ、
ｂ（０））によってＲＯＭ１のアドレス指定がされる。
さらに、比較手段５の出力端子Ｍがアクティブになると
この出力は制御回路７に信号Ｓ５として入力され、これ
を受け制御回路７はリ−ド信号Ｒ１をＲＯＭ１に出力
（図２ａのク）するので、ＲＯＭ１から先のアドレス指
定によってデ−タＢＢ（０）（図２ａのケ）が読み出さ
れデ−タとして出力される。

【００１７】一方、レディイ信号生成回路８は、比較手
段５からの一致信号を受信しない場合にはＲＯＭ１の応
答遅れを見込んだ所定のウエイトサイクルを持たせてレ
ディイ信号を出力するので、このレディイ信号をＣＰ
Ｕが受信することで、ＣＰＵは先のデ−タＢＢ（０）が
自己に対して出力されたデ−タであると認識してこれを
受信し格納する。

【００１８】次に、比較手段５より不一致信号５ｃが出
力されると、この信号は信号Ｓ６としてカウンタ６に入
力され、カウンタ６の最大値表示（ｕｐ）をリセットす
る（図２ｂのコ）。カウンタ６がリセットされると、カ
ウンタ６は比較手段５に対してｌｏｗ信号を出力して、
比較手段５の出力端子Ｍより出力されている不一致信号
５ｃの出力を保持する（図２ｂのサ）。したがって、以
降のリ−ドサイクル［１］以降において比較手段５の比
較結果が一致しても、比較手段５からは不一致信号５ｃ
が出力され続けるのでＲＯＭ１が選択され続ける。この
ため、デ−タはＲＯＭ１からＢＢ（１）・・と読み出さ
れ、同様の動作がＣＰＵのＲＯＭ１に対するリ−ドサイ
クルが終了するまで繰り返される。

【００１９】以上のような動作によって、ＣＰＵはＲＯ
Ｍ１のリ−ドアクセスに際し、ＲＯＭ１に代ってＲＡＭ
２から多くのデ−タを読み取ることが可能となる。ＲＡ
Ｍ２からのデ−タの読み込みは高速で行なえるためＲＯ
Ｍ１からＲＡＭ２へのデ−タの複写量ｎを多くすること
によって、ＲＯＭ１とＲＡＭ２のデ−タの読み込みが全
体として高速に行なえるようになる。

【００２０】次に、ＣＰＵがＲＯＭのリ−ドサイクルを
中断して他のサイクルに移ったときに、こ他のサイクル
を利用してＲＯＭ１に記憶されているプログラム・デ−
タがＲＡＭ２へと複写される。この動作について、図２
ｂの［ＲＯＭのリ−ド以外のサイクル］に示すタイムチ
ャ−ト図を参照しながら以下に説明する。

【００２１】［ＲＯＭのリ−ドサイクル（１）］から
［ＲＯＭのリ−ド以外のサイクル］に移ったとき（図２
ｂのシ）、ＣＰＵから出力されていたアドレス・デ−タ
、リ−ド信号、チップセレクト信号のそれぞれ
が、出力されなくなくなる。このため、アドレス分離手
段３からの出力デ−タ３ａ、３ｂも出力されなくなり、
マルチプレクサ１１には、記憶手段４に記憶され出力さ
れている最後のリ−ドサイクルの上位アドレス・デ−タ
３ｂ’（ここではＢ）のみが入力される。チップセレク
ト信号が出力されなくなったことを信号Ｓ７の未受信
によってマルチプレクサ１１が認識すると、マルチプレ
クサ１１は記憶手段４より出力される上位アドレス・デ
−タ３ｂ’をＲＯＭ１の上位アドレス・デ−タとしてＲ
ＯＭ１に出力する。又、カウンタ６は、チップセレクト
信号が出力されなくなったことを信号Ｓ８の未受信に
より認識し、カウントを開始し（図２ｂのス）、そのカ
ウント値を下位アドレス・デ−タとしてマルチプレクサ
１０に出力する。マルチプレクサ１０はアドレス分離手
段３から出力される下位アドレス・デ−タ３ａの入力が
ないのでカウンタ６の出力デ−タを下位アドレス・デ−
タ（ここでは、ｂ（０）〜ｂ（ｎ））としてＲＯＭ１と
ＲＡＭ２に出力する。この動作がカウンタ６が設定され
た最大値数（ｎ）回（図２ｂのセ）まで繰り返される。

【００２２】一方、制御回路７は、比較手段５の不一致
信号５ｃをＳ５として受信し続けるため、ＲＯＭ１に対
してリ−ド信号Ｒ１を継続出力し（図２ｂのソ）、ＲＡ
Ｍ２に対してはリ−ド信号Ｒ２の出力の中断を継続し
（図２ｂのタ）、リ−ド信号の受信がなくなることに
よってＲＡＭ２に対する書込信号Ｗを出力する（図２ｂ
のチ）。このような動作によってＲＯＭ１に記憶されて
いるデ−タで上位アドレスＢで下位アドレスｂ（０）〜
ｂ（ｎ）で指定されるデ−タが、ＲＡＭ２のアドレスｂ
（０）〜ｂ（ｎ）で指定される記憶場所に図示されてい
ないデ−タ・バスを介して記憶されることになる。カウ
ンタ６のカウントが最大表示値（図２ｂのセ）までに達
するとカウンタ６はｌｏｗ出力を解除（図２ｂのツ）す
るため比較手段５の不一致信号５ｃの出力の保持も解除
され（図２ｂのテ）。次のＲＯＭリ−ドサイクル（２）
の準備が完了することになる。

【００２３】以上のような動作によって、ＲＯＭ１に記
憶されているプログラム・デ−タのうち、一つの上位ア
ドレス・デ−タと、設定される複数の下位アドレス・デ
−タで指定されるアドレスのプログラムデ−タの一群が
ＲＡＭ２に記憶されるようになる。この動作はＣＰＵの
ＲＯＭのリ−ドサイクル以外のときに行なわれるため、
ＣＰＵに余分な負荷を与えるものではなく、ＣＰＵが再
びリ−ドサイクルを開始する（図２ｂのト）ときにはデ
−タの多くがＲＡＭ２から読み出しすることが可能とな
る。

【００２４】

【発明の効果】以上の説明からわかるように、ＣＰＵの
ＲＯＭのリ−ド・アクセスにおいて、ＲＯＭのリ−ドサ
イクル以外のときにＲＯＭよりも高速に読出が可能で小
容量で小容量であるが故に発熱の少ないＲＡＭにＲＯＭ
からデ−タを複写し、ＣＰＵのＲＯＭのリ−ドサイクル
の際には、デ−タの多くをＲＡＭの方から読み出すよう
にしたので、ＣＰＵのＲＯＭのリ−ド・アクセスを高速
で行なうことが可能となり消費電力の少ないマイクロコ
ンピュ−タ・システムのインタ−フェ−ス装置を提供す
ることが可能となった。

【図面の簡単な説明】

【図１】本発明の実施の形態を説明するブロック図と説
明図。

【図２】本発明の実施の形態を説明するタイムチャ−ト
図。

【図３】従来の技術を示す説明図。

【図４】従来の技術を説明するためのタイムチャ−ト
図。

【符号の説明】

１ ＲＯＭ ２ ＲＡＭ ３ アドレス分離手段 ４ 記憶手段 ５ 比較手段 ６ カウンタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 中央演算処理装置からアクセスされるア
   ドレス・デ−タに基づいて、リ−ド・オンリ・メモリに
   記憶されたデ−タを中央演算処理装置に転送するマイク
   ロコンピュ−タ・システムのメモリ・インタ−フェ−ス
   装置において、前記リ−ド・オンリ・メモリのデ−タの
   一部が複写されるランダム・アクセス・メモリと、前記
   中央演算処理装置からリ−ドサイクル毎に出力されるア
   ドレス・デ−タを受信し、上位アドレス・デ−タと下位
   アドレス・デ−タに分離し出力するアドレス分離手段
   と、前記上位アドレス・デ−タを受信し、これを一旦記
   憶し次のリ−ドサイクルのとき出力する記憶手段と、前
   記上位アドレス・デ−タと前記記憶手段から出力される
   上位アドレス・デ−タとを受信しこの両受信デ−タを比
   較する比較手段と、前記下位アドレス・デ−タに相当す
   るアドレス・デ−タを順次更新生成するカウンタとによ
   って構成され、前記中央演算処理装置が前記リ−ド・オ
   ンリ・メモリをアクセスしないときには、前記記憶手段
   が出力する上位アドレス・デ−タと前記カウンタが生成
   したアドレス・デ−タとによって指定される前記リ−ド
   ・オンリ・メモリのアドレスに記憶されているデ−タ
   を、同アドレス・デ−タによって指定される前記ランダ
   ム・アクセス・メモリのアドレスに複写し、この複写
   を、前記カウンタの所定回数迄の更新生成によって得ら
   れるそれぞれのアドレス・デ−タに適用することで前記
   リ−ド・オンリ・メモリのデ−タの一部を前記ランダム
   ・アクセス・メモリに複写し、前記中央演算処理装置が
   前記リ−ド・オンリ・メモリをアクセスするときは、前
   記比較手段の比較結果が一致した場合には前記下位アド
   レス・デ−タによって指定される前記ランダム・アクセ
   ス・メモリのアドレスに複写されているデ−タを中央演
   算処理装置に出力し、不一致の場合には前記上位アドレ
   ス・デ−タと下位アドレス・デ−タによって指定される
   リ−ド・オンリ・メモリのアドレスに記憶されているデ
   −タを中央演算処理装置に出力するようにしたことを特
   徴とするマイクロコンピュ−タ・システムのメモリ・イ
   ンタ−フェ−ス装置。