CN107833881B - 集成电路和形成集成电路的方法 - Google Patents

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Abstract

IC结构包括单元、第一导轨和第二导轨。单元包括第一有源区、第二有源区和第一栅极结构。第一有源区和第二有源区在第一方向上延伸并且位于第一层级处。第二有源区在第二方向上与第一有源区分离。第一栅极结构在第二方向上延伸，与第一有源区和第二有源区重叠，并且位于第二层级处。第一导轨在第一方向上延伸，与第一有源区重叠，配置为提供第一电源电压，并且位于第三层级处。第二导轨在第一方向上延伸，与第二有源区重叠，位于第三层级处，在第二方向上与第一导轨分离，并且配置为提供第二电源电压。本发明还提供了形成集成电路的方法。

Description

集成电路和形成集成电路的方法
技术领域
本发明的实施例一般地涉及半导体技术领域，更具体地，涉及集成电路及形成集成电路的方法。
背景技术
最近集成电路(IC)的小型化趋势已经产生了消耗更少功率的更小器件，该更小器件还以更高的速度提供更多功能。微型化工艺也已导致更严格的设计和制造规范以及可靠性挑战。各个电子设计自动化(EDA)工具生成、优化和验证集成电路的标准单元布局设计，同时确保满足标准单元布局设计和制造规范。
发明内容
根据本发明的一方面，提供了一种集成电路结构，包括：第一单元，包括：第一有源区，在第一方向上延伸并且位于第一层级处；第二有源区，在所述第一方向上延伸，位于所述第一层级处，并且在与所述第一方向不同的第二方向上与所述第一有源区分离，以及第一栅极结构，在所述第二方向上延伸，与所述第一有源区和所述第二有源区重叠，并且位于与所述第一层级不同的第二层级处；第一导轨，在所述第一方向上延伸，与所述第一有源区重叠，配置为提供第一电源电压，并且位于与所述第一层级和所述第二层级不同的第三层级处，以及第二导轨，在所述第一方向上延伸，与所述第二有源区重叠，位于所述第三层级处，在所述第二方向上与所述第一导轨分离，并且配置为提供与所述第一电源电压不同的第二电源电压。
根据本发明的另一方面，提供了一种制造集成电路结构的方法，所述方法包括：将第一单元布局图案放置在布局层级上，所述第一单元布局图案对应于制造集成电路结构的第一单元，所述第一单元布局图案包括第一侧，以及位于所述第一单元的与所述第一侧相对的一侧上的第二侧，放置所述第一单元布局图案包括：将第一有源区布局图案放置在第一布局层级上，所述第一有源区布局图案对应于制造所述集成电路结构的第一有源区，所述第一有源区布局图案在第一方向上延伸；将第二有源区布局图案放置在所述第一布局层级上，所述第二有源区布局图案对应于制造所述集成电路结构的第二有源区，所述第二有源区布局图案在所述第一方向上延伸并且在与所述第一方向不同的第二方向上与所述第一有源区布局图案分离，以及将第一栅极布局图案放置在与所述第一布局层级不同的第二布局层级上，所述第一栅极布局图案对应于制造所述集成电路结构的第一栅极结构，所述第一栅极布局图案在所述第二方向上延伸，并且与所述第一有源区布局图案和所述第二有源区布局图案重叠；将第一导轨布局图案放置在与所述第一布局层级和所述第二布局层级不同的第三布局层级上，所述第一导轨布局图案对应于制造所述集成电路结构的第一导轨，所述第一导轨配置为提供第一电源电压，所述第一导轨布局图案在所述第一方向上延伸并且与所述第一有源区布局图案重叠，以及将第二导轨布局图案放置在所述第三布局层级上，所述第二导轨布局图案对应于制造所述集成电路结构的第二导轨，所述第二导轨配置为提供与所述第一电源电压不同的第二电源电压，所述第二导轨布局图案在所述第一方向上延伸，并且在所述第二方向上与所述第一导轨布局图案分离，所述第二导轨布局图案与所述第一单元布局图案的第一侧或第二侧不重叠，其中，将上述布局图案中的至少一个存储在非暂时性计算机可读介质上，并且通过硬件处理器实施上述操作中的至少一个操作；以及基于集成电路的以上布局图案中的至少一个制造所述集成电路结构。
根据本发明的又一方面，提供了一种形成集成电路结构的方法，所述方法包括：生成与制造所述集成电路结构的第一单元相对应的第一单元布局图案，生成所述第一单元布局图案包括：生成与制造所述集成电路结构的第一有源区相对应的第一有源区布局图案；以及生成与制造所述集成电路结构的第二有源区相对应的第二有源区布局图案，所述第一有源区布局图案和所述第二有源区布局图案在第一方向上延伸并且位于第一布局层级处，并且所述第二有源区布局图案在与所述第一方向不同的第二方向上与所述第一有源区布局图案分离；以及生成与制造所述集成电路结构的第一导轨相对应的第一导轨布局图案，所述第一导轨布局图案在所述第一方向上延伸，与所述第一有源区布局图案重叠，并且位于与所述第一布局层级不同的第二布局层级处，所述第一导轨配置为提供第一电源电压，其中，将以上布局图案中的至少一个存储在非暂时性计算机可读介质上，并且通过硬件处理器实施以上操作中的至少一个操作；以及基于集成电路的以上布局图案中的至少一个制造所述集成电路结构。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是根据一些实施例的IC结构的布局设计的示图。
图2A、图2B和图2C是根据一些实施例的IC结构的示图。
图3A是根据一些实施例的IC结构的布局设计的示图。
图3B是根据一些实施例的IC结构的布局设计的示图。
图3C是根据一些实施例的IC结构的布局设计的示图。
图4是根据一些实施例的IC结构的布局设计的示图。
图5A和图5B是根据一些实施例的IC结构的示图。
图6A是根据一些实施例的IC结构的部分的布局设计的示图。
图6B是根据一些实施例的IC结构的部分的布局设计的示图。
图7A是根据一些实施例的IC结构的部分的布局设计的示图。
图7B是根据一些实施例的IC结构的部分的布局设计的示图。
图7C是根据一些实施例的IC结构的部分的布局设计的示图。
图7D是根据一些实施例的IC结构的部分的布局设计的示图。
图8是根据一些实施例的形成IC结构的方法的流程图。
图9A是根据一些实施例的生成IC的单元布局图案的方法的流程图。
图9B是根据一些实施例的放置IC的单元布局图案的方法的流程图。
图10是根据一些实施例的设计IC布局设计的系统的框图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的特征的不同实施例或实例。下面描述了组件、材料、值、步骤、布置等的特定实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。其他组件、材料、值、步骤、布置等是预期的。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…之下”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
根据一些实施例，IC结构包括第一标准单元、第一导轨和第二导轨。第一标准单元包括第一有源区、第二有源区和第一栅极结构。第一有源区在第一方向上延伸并且位于第一层级处。第二有源区在第一方向上延伸，位于第一层级处，并且在与第一方向不同的第二方向上与第一有源区分离。第一栅极结构在第二方向上延伸，与第一有源区和第二有源区重叠，并且位于与第一层级不同的第二层级处。
第一导轨在第一方向上延伸，与第一有源区重叠，配置为提供第一电源电压，并且位于与第一层级和第二层级不同的第三层级处。第二导轨在第一方向上延伸，与第二有源区重叠，位于第三层级处，在第二方向上与第一导轨分离，并且配置为提供与第一电源电压不同的第二电源电压。
在一些实施例中，第一导轨的中心在第一方向上与第一有源区的中心对准。在一些实施例中，第二导轨的中心在第一方向上与第二有源区的中心对准。在一些实施例中，第一有源区是p型金属氧化物半导体(PMOS)区，以及第二有源区是n型金属氧化物半导体(NMOS)区。
在一些实施例中，与其他方法相比，第一有源区和第二有源区提供更大的面积，从而导致更好的速度性能和更低的电阻。
图1是根据一些实施例的IC结构的布局设计100的示图。
布局设计100包括位于第二区104和第三区106之间的第一区102。第一区102与第二区104和第三区106相邻。第一区102位于与第二区104或第三区106中的一个或多个相同的布局层级上。
第一区102包括位于第二区104和第三区106之间的浅沟槽隔离(STI)布局图案102a。STI布局图案102a可用于制造IC结构200的对应STI结构208(如图2A-图2C所示)。
STI布局图案102a在第一方向X上延伸，并且在与第一方向X不同的第二方向Y上具有宽度W1。在一些实施例中，STI布局图案102a的中心是布局设计100的中心。
第二区104包括第一有源区布局图案104a和STI布局图案104b。
第一有源区布局图案104a在第一方向X上延伸，并且在第二方向Y上具有宽度W1a。第一有源区布局图案104a可用于制造IC结构200的对应的第一有源区204a(如图2A-图2C所示)。第一有源区布局图案104a的一侧(side，又称边或侧面)沿着网格线126a与STI布局图案104b的一侧对准。第一有源区布局图案104a的一侧沿着网格线126b与STI布局图案102a的一侧对准。
STI布局图案104b在第一方向X上延伸并且在第二方向Y上具有宽度W2a。STI布局图案104b的一侧在第一方向X上与布局设计100的一侧130a对准。
第三区106包括第二有源区布局图案106a和STI布局图案106b。
第二有源区布局图案106a在第一方向X上延伸，并且在第二方向Y上具有宽度W1b。第二有源区布局图案106a可用于制造IC结构200的对应的第二有源区206a(如图2A-图2C所示)。第二有源区布局图案106a的一侧沿着网格线128b与STI布局图案106b的一侧对准。第二有源区布局图案106a的一侧沿着网格线128a与STI布局图案102a的一侧对准。STI布局图案102a位于第一有源区布局图案104a和第二有源区布局图案106a之间。第一有源区布局图案104a或第二有源区布局图案106a位于布局设计100的第一布局层级上。第一有源区布局图案104a和第二有源区布局图案106a中的其他配置在本发明的范围内。
STI布局图案106b在第一方向X上延伸，并且在第二方向Y上具有宽度W2b。STI布局图案106b的一侧与布局设计100的一侧130b对准。布局设计100的一侧130b是布局设计100的与布局设计100的一侧130a相对的一侧。在一些实施例中，STI布局图案104b或106b的中心在第二方向Y上与布局设计100的中心对准。
STI布局图案102a、104b或106b中的一个或多个位于布局设计100的第二布局层级上。布局设计100的第二布局层级不同于第一布局层级。在一些实施例中，第二布局层级位于第一布局层级之上。在一些实施例中，第二布局层级位于第一布局层级之下。
STI布局图案102a、104b或106b中的其他配置在本发明的范围内。
在一些实施例中，宽度W1、W1a、W1b、W2a、W2b、W4a(如图3A所示)或W4b(如图3A所示)中的宽度与宽度W1、W1a、W1b、W2a或W2b、W4a(如图3A所示)或W4b(如图3A所示)中的不同宽度相等。在一些实施例中，宽度W1、W1a、W1b、W2a、W2b、W4a(如图3A所示)或W4b(如图3A所示)中的宽度不同于宽度W1、W1a、W1b、W2a、W2b、W4a(如图3A所示)或W4b(如图3A所示)中的不同宽度。
布局设计100还包括均在第一方向X上延伸的一个或多个鳍布局图案110a、110b、...、110f(以下称为“第一组鳍布局图案110”)，并且位于第一有源区布局图案104a上方。第一组鳍布局图案110中的每个布局图案在第二方向Y上通过鳍间距P1与第一组鳍布局图案110中的相邻布局图案分离。第一组鳍布局图案110可用于制造IC结构200的对应的第一组鳍210(如图2A-图2C所示)。第一组鳍布局图案110中鳍的其他配置或数量在本发明的范围内。
布局设计100还包括均在第一方向X上延伸的一个或多个鳍布局图案112a、112b、...、112f(以下称为“第二组鳍布局图案112”)，并且位于第二有源区布局图案106a上方。第二组鳍布局图案112中的每个布局图案在第二方向Y上通过鳍间距P2与第二组鳍布局图案112中的相邻布局图案分离。鳍间距P2与鳍间距P1相等。在一些实施例中，第二组鳍布局图案112中的一对相邻布局图案之间的至少一个鳍间距P2不同于第一组鳍布局图案110中的一对相邻布局图案之间的鳍间距P1。第二组鳍布局图案112可用于制造IC结构200的对应的第二组鳍212(如图2A-图2C所示)。第二组鳍布局图案112中鳍的其他配置或数量在本发明的范围内。
至少第一组鳍布局图案110或第二组鳍布局图案112位于布局设计100的第二布局层级上。在一些实施例中，第一组鳍布局图案110或第二组鳍布局图案112位于布局设计100的与第二布局层级不同的布局层级上。
布局设计100还包括在第二方向Y上延伸并与第一组鳍布局图案110和第二组鳍布局图案112重叠的第一栅极布局图案114。第一栅极布局图案114可用于制造IC结构200的对应的第一栅极结构214(如图2A-图2C所示)。在一些实施例中，第一栅极布局图案114的中心在第二方向Y上与STI布局图案104b、106b的中心或布局设计100的中心对准。第一组鳍布局图案110和第二组鳍布局图案112位于第一栅极布局图案114之下。第一栅极布局图案114的其他配置在本发明的范围内。
第一栅极布局图案114位于与第一布局层级和第二布局层级不同的第三布局层级上。在一些实施例中，第三布局层级位于第一布局层级和第二布局层级中的一个或多个之上。在一些实施例中，第三布局层级位于第一布局层级和第二布局层级中的一个或多个之下。
布局设计100还包括第一伪栅极布局图案116a和第二伪栅极布局图案116b。
第一伪栅极布局图案116a在第二方向Y上延伸，并且位于布局设计100的第三侧124a上方。第一伪栅极布局图案116a可用于制造IC结构200的对应的第一伪栅极结构216a(如图2A-图2C所示)。在一些实施例中，第一伪栅极布局图案116a的中心在第二方向Y上与布局设计100的第三侧124a对准。在一些实施例中，第一伪栅极布局图案116a是氧化物扩散(OD，oxide diffusion)边缘(CPODE)布局图案上的连续多晶硅。第一伪栅极布局图案116a的其他配置在本发明的范围内。
第二伪栅极布局图案116b在第二方向Y上延伸，并且位于布局设计100的第四侧124b上方。布局设计100的第四侧124b是布局设计100的与布局设计100的第三侧124a相对的一侧。第二伪栅极布局图案116b可用于制造IC结构200的对应的第二伪栅极结构216b(如图2A-图2C所示)。在一些实施例中，第二伪栅极布局图案116b的中心在第二方向Y上与布局设计100的第四侧124b对准。在一些实施例中，第二伪栅极布局图案116b是CPODE布局图案。第二伪栅极布局图案116b的其他配置在本发明的范围内。在一些实施例中，第一伪栅极布局图案116a和第二伪栅极布局图案116b中的至少一个是在第二方向Y上延伸的不连续的伪栅极图案组(例如，如图3A和图6B所示)，并且在第一方向X上彼此间隔开。在一些实施例中，第一伪栅极布局图案116a与布局设计100的第三侧124a重叠。在一些实施例中，第二伪栅极布局图案116b与布局设计100的第四侧124b重叠。
在一些实施例中，第二伪栅极布局图案116b是CPODE布局图案。
第一伪栅极布局图案116a或第二伪栅极布局图案116b位于第三布局层级上。
布局设计100还包括第一导轨布局图案118a和第二导轨布局图案118b。
第一导轨布局图案118a在第一方向X上延伸并且与第一有源区布局图案104a重叠。第一导轨布局图案118a可用于制造IC结构200的对应的第一导轨218a(如图2A-图2C所示)。第一导轨218a配置为提供第一电源电压VDD。在一些实施例中，第一导轨218a配置为提供与第一电源电压VDD不同的第二电源电压VSS。第一导轨布局图案118a与布局设计100的第三侧124a和第四侧124b重叠。第一导轨布局图案118a位于第一有源区布局图案104a的中心120a上方。在一些实施例中，第一导轨布局图案118a位于鳍布局图案110c和110d上方。在一些实施例中，第一导轨布局图案118a的中心120b在第一方向X上与第一有源区布局图案104a的中心120a对准。
第二导轨布局图案118b在第一方向X上延伸并且与第二有源区布局图案106a重叠。第二导轨布局图案118b在第二方向Y上与第一导轨布局图案118a分离。第二导轨布局图案118b可用于制造IC结构200的对应的第二导轨218b(如图2A-图2C所示)。第二导轨218b配置为提供第二电源电压VSS。在一些实施例中，第一导轨218a配置为提供第一电源电压VDD。第二导轨布局图案118b与布局设计100的第三侧124a和第四侧124b重叠。第二导轨布局图案118b位于第二有源区布局图案106a的中心122a上方。在一些实施例中，第二导轨布局图案118b位于鳍布局图案112c和112d上方。在一些实施例中，第二导轨布局图案118b的中心122b在第一方向X上与第二有源区布局图案106a的中心122a对准。第一导轨布局图案118a或第二导轨布局图案118b的其他配置在本发明的范围内。
第一导轨布局图案118a或第二导轨布局图案118b位于与第一布局层级、第二布局层级和第三布局层级不同的第四布局层级上。在一些实施例中，第四布局层级位于第一布局层级、第二布局层级和第三布局层级中的一个或多个之上。在一些实施例中，第四布局层级位于第一布局层级、第二布局层级和第三布局层级中的一个或多个之下。
布局设计100还包括通孔布局图案组132a、132b和132c。该通孔布局图案组132a、132b和132c位于第一栅极布局图案114上方。该通孔布局图案组132a、132b和132c可用于制造IC结构200的对应的通孔组220a、220b和220c(如图2A-图2C所示)。在一些实施例中，该通孔布局图案组132a、132b或132c中的一个或多个通孔布局图案的中心位于布局设计100或第一栅极布局图案114的中心上方。在一些实施例中，该通孔布局图案组132a、132b或132c中的通孔布局图案的中心在第二方向Y上与该通孔布局图案组132a、132b或132c中的另一通孔布局图案的中心对准。通孔布局图案132a、132b或132c的其他配置在本发明的范围内。
在一些实施例中，布局设计100是IC结构的标准单元101。标准单元101在第一方向X上具有宽度(未示出)并且第二方向Y上具有高度H1。在一些实施例中，标准单元101是逻辑门单元。在一些实施例中，逻辑门单元包括AND、OR、NAND、NOR、XOR、INV、AND-OR-Invert(AOI)、OR-AND-Invert(OAI)、MUX、触发器、BUFF、锁存器、延迟、时钟单元等。在一些实施例中，标准单元是存储器单元。在一些实施例中，存储器单元包括静态随机存取存储器(SRAM)、动态RAM(DRAM)、电阻式RAM(RRAM)、磁阻RAM(MRAM)、只读存储器(ROM)等。在一些实施例中，标准单元包括一个或多个有源元件或无源元件。有源元件的实例包括但不限于晶体管和二极管。晶体管的实例包括但不限于金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高压晶体管、高频晶体管、p沟道和/或n沟道场效应晶体管(PFET/NFET)等、FinFET、具有凸起的源极/漏极的平面MOS晶体管等。无源元件的实例包括但不限于电容器、电感器、熔丝、电阻器等。标准单元101包括为了便于说明而未示出的其他部件。
在一些实施例中，第一导轨布局图案118a或第二导轨布局图案118b是标准单元101、301A-301C、401、701A-701D或阵列601的部分。在一些实施例中，第一导轨布局图案118a或第二导轨布局图案118b不是标准单元101、301A-301C、401、701A-701D或阵列601的部分。
在一些实施例中，至少通孔布局图案132a、132b、132c、第一伪栅极布局图案116a或第二伪栅极布局图案116b是标准单元101、301A-301C、401、701A-701D或阵列601的部分。在一些实施例中，至少通孔布局图案132a、132b、132c、第一伪栅极布局图案116a或第二伪栅极布局图案116b不是标准单元101、301A-301C、401、701A-701D或阵列601的部分。
第一导轨布局图案118a和第二导轨布局图案118b是域内(inbound)电源布局图案。在一些实施例中，域内电源布局图案是不与标准单元101的边缘重叠的电源布局图案。在一些实施例中，域外(outbound)电源布局图案是与标准单元101的边缘重叠的电源布局图案。
在一些实施例中，第一有源区布局图案104a和第二有源区布局图案106a具有比其他方法更大的面积。随着第一有源区布局图案104a和第二有源区布局图案106a的面积增加，通过布局设计100制造的IC结构200的对应的有源区(第一有源区204a和第二有源区206a)也增加，导致与其他方法相比，布局设计和对应的IC结构(例如，IC结构200)具有提高的速度性能和功率性能。
在一些实施例中，通过第一导轨布局图案118a或第二导轨布局图案118b是域内电源导轨布局图案，在第一导轨布局图案118a或第二导轨布局图案118b与对应的第一有源区布局图案104a或第二有源区布局图案106a之间在第二方向Y上的距离小于域外电源导轨布局图案，并且导致布局设计100可用于制造具有比其他方法更低的电阻和更快的速度的IC结构200。
图2A、图2B和图2C是根据一些实施例的IC结构200的示图。图2A是根据一些实施例的对应于与平面A-A'相交的布局设计100的IC结构200的截面图，图2B是根据一些实施例的对应于与平面B-B'相交的布局设计100的IC结构200的截面图，图2C是根据一些实施例的对应于与平面C-C'相交的布局设计100的IC结构200的截面图。通过布局设计100制造IC结构200。
IC结构200的结构关系和配置类似于图1的布局设计100的结构关系和配置，并且为了简明，在图2A-图2C中没有对其进行描述。
IC结构200包括第一有源区204a、第二有源区206a和中间区207。
第一有源区204a位于IC结构200的第一层级上。第一有源区204a表示至少一个晶体管中的具有第一类型掺杂剂的源极和/或漏极扩散部分。第一类型掺杂剂是p型掺杂剂。在一些实施例中，至少一个晶体管包括至少一个p型金属氧化物半导体(PMOS)晶体管，并且第一有源区204a是IC结构200中的至少一个PMOS晶体管的源极或漏极部分。在一些实施例中，第一类型掺杂剂是n型掺杂剂，至少一个晶体管包括至少一个n型金属氧化物半导体(NMOS)晶体管，并且第一有源区204a是IC结构200中的至少一个NMOS晶体管的源极或漏极部分。通过中间区207连接第一有源区204a和第二有源区206a。
第二有源区206a位于IC结构200的第一层级上。第二有源区206a表示至少一个晶体管中的具有第二类型掺杂剂的源极和/或漏极扩散部分。第二类型掺杂剂是n型掺杂剂。在一些实施例中，至少一个晶体管包括至少一个NMOS晶体管，并且第二有源区206a是IC结构200中的至少一个NMOS晶体管的源极或漏极部分。在一些实施例中，第二类型掺杂剂是p型掺杂剂，并且至少一个晶体管包括至少一个PMOS晶体管，并且第二有源区206a是IC结构200中的至少一个NMOS晶体管的源极或漏极部分。在一些实施例中，第一有源区204a或第二有源区206a称为IC结构200的氧化物定义(OD，oxide definition)区，其中，该氧化物定义区限定了IC结构200的源极或漏极扩散区。在一些实施例中，第一有源区204a的第一类型掺杂剂不同于第二有源区206a的第二类型掺杂剂。例如，在一些实施例中，如果第一有源区204a的第一类型掺杂剂是n型掺杂剂，则第二有源区206a的第二类型掺杂剂是p型掺杂剂，并且IC结构200称为NPNP结构。例如，在一些实施例中，如果第一有源区204a的第一类型掺杂剂是p型掺杂剂，则第二有源区206a的第二类型掺杂剂是n型掺杂剂，并且IC结构200称为PPNN结构。
中间区207位于IC结构200的第一层级上。中间区207位于第二有源区206a和第一有源区204a之间。在一些实施例中，第一有源区204a、第二有源区206a和中间区207中的一个或多个是衬底(未示出)的部分。第一有源区204a、第二有源区206a或中间区207的其他配置在本发明的范围内。
IC结构200还包括在第一方向X上延伸的第一组鳍210和第二组鳍212。第一组鳍210中的每个鳍通过STI 208与第一组鳍210中的相邻鳍分离。在一些实施例中，第一组鳍210是第一有源区204a的部分并且具有第一类型掺杂剂。第二组鳍212中的每个鳍通过STI208与第二组鳍212中的相邻鳍分离。在一些实施例中，第二组鳍212是第二有源区206a的部分并且具有第二类型掺杂剂。第一组鳍210或第二组鳍212的其他配置在本发明的范围内。
IC结构200还包括STI 208、STI 204b、STI 206b和STI 240。STI 208、STI 204b、STI 206b和STI 240中的一个或多个位于IC结构200的第二层级上。IC结构200的第二层级位于IC结构200的第一层级之上。
STI 208将第一组鳍210与第二组鳍212分离。在一些实施例中，STI 208将第一有源区204a和第二有源区206a分离。
STI 204b将IC结构200或第一组鳍210与其他结构(未示出)分离。
STI 206b将IC结构200或第二组鳍212与相邻的结构(未示出)分离。在一些实施例中，STI 208、STI 204b、STI 206b和STI 240中的一个或多个是介电材料。STI 208、STI204b、STI 206b或STI 240的其他配置在本发明的范围内。
IC结构200还包括至少与第一组鳍210、第二组鳍212、STI 208、STI 204b或STI206b重叠的第一栅极结构214。第一栅极结构214位于IC结构200的第三层级上。IC结构200的第三层级位于IC结构200的第一层级和第二层级之上。在一些实施例中，第一栅极结构214是多晶硅。在一些实施例中，至少第一组鳍210或第二组鳍212嵌入在第一栅极结构214内。第一栅极结构214的其他配置在本发明的范围内。
IC结构200还包括位于IC结构200的彼此相对的两侧上的第一伪栅极结构216a和第二伪栅极结构216b。第一伪栅极结构216a和第二伪栅极结构216b位于IC结构200的第三层级上。在一些实施例中，第一伪栅极结构216a或第二伪栅极结构216b是多晶硅。第一伪栅极结构216a和第二伪栅极结构216b称为CPODE结构。第一伪栅极结构216a与IC结构200的第一侧224a重叠。第二伪栅极结构216b与IC结构200的第二侧224b重叠，其中，第二侧224b与IC结构200的第一侧224a相对。在一些实施例中，至少第一伪栅极结构216a或第二伪栅极结构216b配置为将IC结构200与其他IC结构(未示出)分离。IC结构200是标准单元201的IC。
IC结构200还包括位于IC结构200的第四层级上的第一导轨218a和第二导轨218b。IC结构200的第四层级位于IC结构200的第一层级、第二层级和第三层级之上。在一些实施例中，第四层级是IC结构200的金属一(M1)层。
第一导轨218a与第一有源区204a重叠。在一些实施例中，第一导轨218a与第一有源区204a的中心重叠。第一导轨218a配置为提供第一电源电压VDD。在一些实施例中，第一导轨218a配置为提供第二电源电压VSS。第一导轨218a不与IC结构200的第三侧230a重叠。
第二导轨218b与第二有源区206a重叠。在一些实施例中，第二导轨218b与第二有源区206a的中心重叠。第二导轨218b配置为提供第二电源电压VSS。在一些实施例中，第二导轨218b配置为提供第一电源电压VDD。第二导轨218b不与IC结构200的第四侧230b重叠，其中，第四侧230b与IC结构200的第三侧230a相对。在一些实施例中，第一导轨218a或第二导轨218b位于IC结构200的M1层上。在一些实施例中，第一导轨218a和第二导轨218b的至少一个构件是包括铜、铝、它们的合金的导电材料或其他合适的导电材料，其通过物理汽相沉积工艺、化学汽相沉积工艺、镀工艺或其他合适的工艺中的一种或多种形成在一个或多个金属化层中。第一导轨218a或第二导轨218b的其他配置在本发明的范围内。
在一些实施例中，第一导轨218a或第二导轨218b是标准单元201或501的部分。在一些实施例中，第一导轨218a或第二导轨218b不是标准单元201或501的部分。
IC结构200还包括位于第一栅极结构214上方的通孔组220a、220b和220c。该通孔组220a、220b和220c电连接至第一栅极结构214，并且配置为提供至其他层(未示出)的电连接。在一些实施例中，通孔组220a、220b或220c中的至少一个通孔位于第一栅极结构214的中心上方。在一些实施例中，通孔组220a、220b和220c位于IC结构200的V0层上。在一些实施例中，通孔组220a、220b或220c中的至少一个通孔是金属线、通孔、硅贯通孔(TSV)、层级间通孔(ILV)、槽通孔、通孔阵列或另一适合的导线。在一些实施例中，通孔组220a、220b或220c中的至少一个通孔包括铜、铝、镍、钛、钨、钴、碳、它们的合金或另一合适的导电材料，其通过物理汽相沉积工艺、化学汽相沉积工艺、镀工艺或其他合适的工艺中的一种或多种形成在一个或多个金属化层中。在一些实施例中，通孔组220a、220b或220c中的至少一个通孔包括一个或多个导线部分。该通孔组220a、220b和220c的其他配置、材料或数量在本发明的范围内。
在一些实施例中，至少通孔220a、220b或220c是标准单元201或501的部分。在一些实施例中，至少通孔220a、220b或220c不是标准单元201或501的部分。在一些实施例中，至少第一伪栅极结构216a或第二伪栅极结构216b是标准单元201或501的部分。在一些实施例中，至少第一伪栅极结构216a或第二伪栅极结构216b不是标准单元201或501的部分。
在一些实施例中，第一层级、第二层级、第三层级或第四层级可以与IC结构200或500的对应的第一层、第二层、第三层或第四层互换使用。
IC结构200包括未示出元件的其他层级或层，以使本发明的清楚。在一些实施例中，第一有源区204a和第二有源区206a具有比其他方法更大的面积。随着IC结构200的第一有源区和第二有源区206a的面积增加，与其他方法相比，IC结构200具有提高的速度性能和电源性能。
图3A是根据一些实施例的IC结构的布局设计300A。布局设计300A是多栅极IC结构(未示出)的布局设计。与图1、图2A-图2C、图3A-图3C、图4、图5A-图5B、图6A-图6B和图7A-图7D中的每个附图的那些相同或类似的组件给出相同的参考标号，因此省略其详细描述。
布局设计300A是图1的布局设计100的变型。与图1的布局设计100相比，布局设计300A还包括第二栅极布局图案314a和第三栅极布局图案314b，并且伪栅极布局图案140a、140b和140c替换第一伪栅极布局图案116a、并且伪栅极布局图案142a、142b和142c替换第二伪栅极布局图案116b。
为了便于说明，图3A-图3C、图4、图6B和图7A-图7D中未示出图1中的第一组鳍布局图案110和第二组鳍布局图案112。
第二栅极布局图案314a和第三栅极布局图案314b类似于第一栅极布局图案114，因此省略其详细描述。
伪栅极布局图案140a、140b和140c类似于第一伪栅极布局图案116a，并且伪栅极布局图案142a、142b和142c类似于第二伪栅极布局图案116b，因此省略其详细描述。
第二栅极布局图案314a和第三栅极布局图案314b在第二方向Y上延伸，并且至少与第一有源区布局图案104a、第二有源区布局图案106a、STI布局图案102a、STI布局图案104b、STI布局图案106b、第一组鳍布局图案110或第二组鳍布局图案112重叠。第二栅极布局图案314a或第三栅极布局图案314b可用于制造IC结构200的对应的第二或第三栅极结构(未示出)。
第一栅极布局图案114位于第二栅极布局图案314a和第三栅极布局图案314b之间。
第一栅极布局图案114、第二栅极布局图案314a或第三栅极布局图案314b中的每个栅极布局图案通过间距P3与第一栅极布局图案114、第二栅极布局图案314a或第三栅极布局图案314b中的相邻栅极布局图案分离。
第二栅极布局图案314a在第一方向X上通过间距P3'与伪栅极布局图案140a、140b和140c分离。第三栅极布局图案314b在第一方向X上通过间距P3'与伪栅极布局图案142a、142b和142c分离。在一些实施例中，间距P3与间距P3'相等。在一些实施例中，间距P3不同于间距P3'。
伪栅极布局图案140a或142a通过距离D1a与对应的伪栅极布局图案140b或142b分离。伪栅极布局图案140b或142b通过距离D1b与对应的伪栅极布局图案140c或142c分离。第一导轨布局图案118a和第二导轨布局图案118b在第二方向Y上具有对应的宽度W4a和W4b。在一些实施例中，宽度W4a、W4b中的宽度或距离D1a、D1b中的距离与宽度W4a、W4b中的不同宽度或距离D1a、D1b中的不同距离相等。在一些实施例中，宽度W4a、W4b中的宽度或距离D1a、D1b中的距离不同于宽度W4a、W4b中的不同宽度或距离D1a、D1b中的不同距离。
布局设计300A在第一方向X上具有长度L1。在一些实施例中，增加长度L1以适应更大数量的栅极布局图案。由于布局设计300A中栅极布局图案114、314a、314b的数量增加，所以与其他设计相比，提高了IC结构的速度并提高了IC结构的功率性能。栅极布局图案或伪栅极布局图案的其他配置或数量在本发明的范围内。
图3B是根据一些实施例的IC结构的布局设计300B。
布局设计300B是图1的布局设计100的变型。与图1的布局设计100相比，布局设计300B的第一有源区布局图案304a替换图1的第一有源区布局图案104a，并且布局设计300B的STI布局图案304b替换图1的STI布局图案104b。
第一有源区布局图案304a类似于第一有源区布局图案104a，STI布局图案304b类似于STI布局图案104b，因此省略两种布局图案的类似的详细描述。
第一有源区布局图案304a可用于制造IC结构200的对应的第一有源区(未示出)，并且STI布局图案304b可用于制造IC结构200的对应的STI(未示出)。
第一有源区布局图案304a在第二方向Y上具有宽度W1a'。第一有源区布局图案304a的宽度W1a'不同于图1的第一有源区布局图案104a的宽度W1a或第二有源区布局图案106a的宽度W1b。
第一有源区布局图案304a的中心120a通过距离D2从第一导轨布局图案118a的中心120b偏离或偏移。换言之，第一有源区布局图案304a的中心120a不与第一导轨布局图案118a的中心120b对准。在一些实施例中，第一导轨布局图案118a不与第一有源区布局图案304a重叠。在一些实施例中，第一导轨布局图案118a与第一有源区布局图案304a的部分重叠。
STI布局图案304b在第二方向Y上具有宽度W2a'。STI布局图案304b的宽度W2a'不同于图1的STI布局图案104b的宽度W2a或STI布局图案106b的宽度W2b。STI布局图案304b的中心150b通过距离D2'从图1的STI布局图案104b的中心150a偏移。在一些实施例中，STI布局图案304b的中心150b不与第一导轨布局图案118a的中心120b对准。在一些实施例中，STI布局图案304b的中心150b与第一导轨布局图案118a的中心120b对准。在一些实施例中，第一导轨布局图案118a与STI布局图案304b重叠。
在一些实施例中，宽度W1、W1a'、W2a'、W2b、W4a(如图3A所示)或W4b(如图3A所示)中的宽度或距离中D2或D2'的距离与宽度W1、W1a'、W2a'、W2b、W4a(如图3A所示)或W4b(如图3A所示)中的不同宽度或距离D2或D2'中的不同距离相等。在一些实施例中，宽度W1、W1a'、W2a'、W2b、W4a(如图3A所示)或W4b(如图3A所示)中的宽度或距离D2或D2'中的距离不同于宽度W1、W1a'、W2a'、W2b、W4a(如图3A所示)或W4b(如图3A所示)中的不同宽度或距离D2或D2'中的不同距离。
图3C是根据一些实施例的IC结构的布局设计300C。
布局设计300C是图1的布局设计100的变型。与图1的布局设计100相比，布局设计300C的第二有源区布局图案306a替换图1的第二有源区布局图案106a，并且布局设计300C的STI布局图案306b替换图1的STI布局图案106b。
第二有源区布局图案306a类似于第二有源区布局图案106a，STI布局图案306b类似于STI布局图案106b，因此省略了两种布局图案的类似的详细描述。
第二有源区布局图案306a可用于制造IC结构200的对应的第二有源区(未示出)，并且STI布局图案306b可用于制造IC结构200的对应的STI(未示出)。
第二有源区布局图案306a在第二方向Y上具有宽度W1b'。第二有源区布局图案306a的宽度W1b'不同于图1的第二有源区布局图案106a的宽度W1b或第一有源区布局图案104a的宽度W1a。
第二有源区布局图案306a的中心122a通过距离D3从第二导轨布局图案118b的中心122b偏离或偏移。换言之，第二有源区布局图案306a的中心122a不与第二导轨布局图案118b的中心122b对准。在一些实施例中，第二导轨布局图案118b不与第二有源区布局图案306a重叠。在一些实施例中，第一导轨布局图案118a与第二有源区布局图案306a的部分重叠。
STI布局图案306b在第二方向Y上具有宽度W2b'。STI布局图案306b的宽度W2b'不同于图1的STI布局图案106b的宽度W2b或STI布局图案104b的宽度W2a。STI布局图案306b的中心152b通过距离D3'从图1的STI布局图案106b的中心152a偏移。在一些实施例中，STI布局图案306b的中心152b不与第二导轨布局图案118b的中心122b对准。在一些实施例中，STI布局图案306b的中心152b与第二导轨布局图案118b的中心122b对准。在一些实施例中，第二导轨布局图案118b与STI布局图案306b重叠。在一些实施例中，距离D3’与距离D3相等。在一些实施例中，距离D3’不同于距离D3。
在一些实施例中，宽度W1、W1a、W1b'、W2a、W2b'、W4a(如图3A所示)或W4b(如图3A所示)中的宽度或距离D3或D3'中的距离与宽度W1、W1a、W1b'、W2a、W2b'、W4a(图3A所示)或W4b(如图3A所示)中的不同宽度或距离D3或D3'中的不同距离相等。在一些实施例中，宽度W1、W1a、W1b'、W2a、W2b'、W4a(如图3A所示)或W4b(如图3A所示)中的宽度或距离D3或D3'中的距离不同于宽度W1、W1a、W1b'、W2a、W2b'、W4a(如图3A所示)或W4b(如图3A所示)中的不同宽度或距离D3或D3'中的不同距离。在一些实施例中，第一有源区布局图案104a和第二有源区布局图案106a具有比其他方法更大的面积。由于第一有源区布局图案104a和第二有源区布局图案106a的面积增加，所以通过布局设计100制造的IC结构200的对应的有源区(第一有源区204a和第二有源区206a)增加，导致与其他方法相比，布局设计和对应的IC结构(例如，IC结构200)具有提高的速度性能和功率性能。
图4是根据一些实施例的IC结构的布局设计400的示图。
布局设计400是图1的布局设计100的变型。与图1的布局设计100相比，布局设计400的标准单元401替换图1的标准单元101，布局设计400的第一有源区布局图案404a替换图1的第一有源区布局图案104a，布局设计400的STI布局图案404b替换STI布局图案104b，布局设计400的第二有源区布局图案406a替换图1的第二有源区布局图案106a，布局设计400的STI布局图案406b替换图1的STI布局图案106b，布局设计400的第一组鳍布局图案410替换图1的第一组鳍布局图案110，并且布局设计400的第二组鳍布局图案412替换图1的第二组鳍布局图案112。
第一有源区布局图案404a类似于第一有源区布局图案104a，第二有源区布局图案406a类似于第二有源区布局图案106a，STI布局图案404b和406b类似于对应的STI布局图案104b和106b，第一组鳍布局图案410类似于第一组鳍布局图案110，第二组鳍布局图案412类似于第二组鳍布局图案112，因此省略了这些布局图案的类似的详细描述。
标准单元401类似于标准单元101，并且具有高度H2。标准单元401的高度H2不同于标准单元101的高度H1。在一些实施例中，高度H1是高度H2的两倍。换言之，在一些实施例中，高度H2是高度H1的一半。在一些实施例中，如果高度H1是高度H2的两倍，则标准单元101称为双高度单元，并且标准单元401称为单高度单元。
图4的第一导轨布局图案118a和图4的第二导轨布局图案118b是域外(outbound)电源导轨布局图案。图4的第一导轨布局图案118a的中心120b通过距离D4从第一有源区布局图案404a的中心120a偏离或偏移。换言之，第一有源区布局图案404a的中心120a不与第一导轨布局图案118a的中心120b对准。第一导轨布局图案118a不与第一有源区布局图案404a重叠。在一些实施例中，第一导轨布局图案118a与第一有源区布局图案404a的部分重叠。第一导轨布局图案118a与标准单元401的一侧130a重叠。在一些实施例中，第一导轨布局图案118a的中心120b与标准单元401的一侧130a对准。在一些实施例中，第一导轨布局图案118a与标准单元401的边缘重叠。在一些实施例中，第一导轨布局图案118a与STI布局图案404b的部分重叠。
图4的第二导轨布局图案118b的中心122b通过距离D4'从第二有源区布局图案406a的中心122a偏离或偏移。换言之，第二有源区布局图案406a的中心122a不与第二导轨布局图案118b的中心122b对准。第二导轨布局图案118b不与第二有源区布局图案406a重叠。在一些实施例中，第二导轨布局图案118b与第二有源区布局图案406a的部分重叠。第二导轨布局图案118b与标准单元401的一侧130b重叠。在一些实施例中，第二导轨布局图案118b的中心122b与标准单元401的一侧130b对准。在一些实施例中，第二导轨布局图案118b与标准单元401的另一边缘重叠。在一些实施例中，第二导轨布局图案118b与STI布局图案406b的部分重叠。
第一有源区布局图案404a可用于制造IC结构500的对应的第一有源区504a(如图5A-图5B所示)。第一有源区布局图案404a在第二方向Y上具有宽度W1c。第一有源区布局图案404a的宽度W1c不同于图1的第一有源区布局图案104a的宽度W1a。在一些实施例中，第一有源区布局图案404a的宽度W1c在第一有源区布局图案104a的宽度W1a的10％至20％的范围内。
STI布局图案404b可用于制造IC结构500的对应的STI结构504b(如图5A-图5B所示)。STI布局图案404b在第二方向Y上具有宽度W2c。
第二有源区布局图案406a可用于制造IC结构500的对应的第二有源区506a(如图5A-图5B所示)。第二有源区布局图案406a在第二方向Y上具有宽度W1d。第二有源区布局图案406a的宽度W1d不同于图1的第二有源区布局图案106a的宽度W1b。在一些实施例中，第二有源区布局图案406a的宽度W1d在第二有源区布局图案106a的宽度W1b的10％至20％的范围内。
STI布局图案406b可用于制造IC结构500的对应的STI结构506b(如图5A-图5B所示)。STI布局图案406b在第二方向Y上具有宽度W2c'。
图4中的STI布局图案102a在第二方向Y上具有宽度W1'。图4中的STI布局图案102a的宽度W1'是宽度W1、宽度W2d和宽度W2d'的总和。
第一组鳍布局图案410包括鳍布局图案410a和410b。第一组鳍布局图案410中的鳍的其他配置或数量在本发明的范围内。第一组鳍布局图案410可用于制造IC结构500的对应的第一组鳍510(如图5A-图5B所示)。
第二组鳍布局图案412包括鳍布局图案412a和412b。第二组鳍布局图案412中的鳍的其他配置或数量在本发明的范围内。第二组鳍布局图案412可用于制造IC结构500的对应的第二组鳍512(如图5A-图5B所示)。
在一些实施例中，宽度W1、W1c、W1d、W2c、W2c'、W2d、W2d'、W4a(如图3A所示)或W4b(如图3A所示)中的宽度或距离D4或D4'中的距离与宽度W1、W1c、W1d、W2c、W2c'、W2d、W2d'、W4a(图3A所示)或W4b(如图3A所示)中的不同宽度或距离D4或D4'中的不同距离相等。在一些实施例中，宽度W1、W1c、W1d、W2c、W2c'、W2d、W2d'、W4a(如图3A所示)或W4b(如图3A所示)中的宽度或距离D4或D4'中的距离不同于宽度W1、W1c、W1d、W2c、W2c'、W2d、W2d'、W4a(图3A所示)或W4b(如图3A所示)中的不同宽度或距离D4或D4'中的不同距离。
图5A和图5B是根据一些实施例的IC结构500的示图。图5A是根据一些实施例的对应于与平面D-D'相交的布局设计400的IC结构500的截面图，以及图5B是根据一些实施例的对应于与平面E-E'相交的布局设计400的IC结构500的截面图。通过布局设计400制造IC结构500。与图2A-图2C中的那些相同或类似的组件具有相同的参考标号，并且因此省略其详细描述。
IC结构500的结构关系和配置类似于图4的布局设计400的结构关系和配置，并且为了简明，将在图5A-图5B中未对其进行描述。
IC结构500包括第一有源区504a、第二有源区506a、中间区207、STI 208、STI504b、STI 506b、第一组鳍510、第二组鳍512、第一栅极结构214、第一伪栅极结构216a、第二伪栅极结构216b、第一导轨218a、第二导轨218b和STI 240。在一些实施例中，IC结构是标准单元501的IC。
第一有源区504a类似于第一有源区204a，第二有源区506a类似于第二有源区206a，STI 504b和506b类似于对应的STI 204b和206b，第一组鳍510类似于第一组鳍210，第二组鳍512类似于第二组鳍212，因此省略对这些结构的类似的详细描述。
图5A的第一导轨218a和图5A的第二导轨218b是域外(outbound)电源导轨。图5A的第一导轨218a的中心通过距离D5从第一有源区504a的中心520a偏离或偏移。换言之，第一有源区504a的中心520a不与第一导轨218a的中心对准。第一导轨218a不与第一有源区504a重叠。在一些实施例中，第一导轨218a与第一有源区504a的部分重叠。第一导轨218a与标准单元501的一侧530a重叠。在一些实施例中，第一导轨218a的中心与标准单元501的一侧530a对准。在一些实施例中，第一导轨218a与标准单元501的边缘重叠。在一些实施例中，第一导轨218a与STI 504b的部分重叠。
图5A的第二导轨218b的中心通过距离D5'从第二有源区506a的中心522a偏离或偏移。换言之，第二有源区506a的中心522a不与第二导轨218b的中心对准。第二导轨218b不与第二有源区506a重叠。在一些实施例中，第二导轨218b与第二有源区506a的部分重叠。第二导轨218b与标准单元501的一侧530b重叠。在一些实施例中，第二导轨218b的中心与标准单元501的一侧530b对准。在一些实施例中，第二导轨218b与标准单元501的另一边缘重叠。在一些实施例中，第二导轨218b与STI 506b的部分重叠。
图6A是根据一些实施例的IC结构的部分的布局设计600A的示图。为了简明，图6A包括未示出的额外的元件。
布局设计600A包括具有1行(例如，行0)和4列(例如，列0、1、2和3)的标准单元阵列601。将1行单元布置在第一方向X上，并且将4列单元布置在第二方向Y上。将行0进一步分成包括3个子行(例如，子行A、B和C)。将3子行单元布置在第一方向X上。一行、三子行与四列单元用于说明。行、子行或列的不同数量在本发明的预期范围内。
阵列601中的每个单元对应于布局设计100、300A、300B、300C或400的标准单元。
阵列601中的列0和2包括对应的单元602a和604a。阵列601的列1包括单元603a、603b和603c。阵列601的列3包括单元605a、605b和605c
阵列601的行0包括单元602a、603a、603b、603c、604a、605a、605b或605c。单元603a、603b或603c位于与对应的单元605a、605b和605c相同的对应子行A、B或C中。例如，子行A包括单元603a和605a，子行B包括单元603b和605b，以及子行C包括单元603c和605c。
单元602a、603a、603b、603c、604a、605a、605b或605c中的单元是标准单元101、301A、301B、301C或401。在一些实施例中，单元602a或604a是标准单元101、301A、301B或301C。在一些实施例中，单元603a、603b、603c、605a、605b或605c是标准单元401。
单元602a和604a在第二方向Y上具有高度H1，以及单元603a、603b、603c、605a、605b和605c在第二方向Y上具有高度H2。单元602a或604a的高度H1不同于单元603a、603b、603c、605a、605b或605c的高度H2。在一些实施例中，高度H1是高度H2的两倍。换言之，在一些实施例中，高度H2是高度H1的一半。
阵列601的相邻列中的单元的边缘在第二方向Y上通过距离D6彼此分离。例如，单元602a或604a的边缘在第二方向Y上通过距离D6从单元603a或605a的边缘偏离或偏移。类似地，单元602a或604a的另一边缘在第二方向Y通过距离D6从单元603c或605c的边缘偏离或偏移。在一些实施例中，距离D6为高度H2的50％。在一些实施例中，距离D6为高度H1的20％。
在一些实施例中，距离D6或高度H1或H2的一个成员与距离D6或高度H1或H2的不同成员相等。在一些实施例中，距离D6或高度H1或H2中的一个成员(member)不同于距离D6或高度H1或H2中的不同成员。在一些实施例中，阵列601是在第一方向X上的高度为H1的单元与高度为H2的单元交替的布置。
单元602a、603a、603b、603c、604a、605a、605b和605c具有对应的中心602a'、603a'、603b'、603c'、604a'、605a'、605b'和605c'。
阵列601的相邻列中的单元之间的中心在第一方向X上通过间距P3彼此分离。例如，单元602a的中心602a'通过间距P3与单元603b的中心603b'分离。类似地，单元603b的中心603b'通过间距P3与单元604a的中心604a'分离，并且单元604a的中心604a'通过间距P3与单元605b的中心605b'分离。
阵列、布局设计或单元的不同配置在本发明的预期范围内。
图6B是根据一些实施例的IC结构的部分的布局设计600B的示图。
布局设计600B是布局设计600A的变型。与布局设计600A相比，布局设计600B还包括在单元602a和604a的每个中实现的布局设计100的变型，以及在单元603a、603b和603c的每个中实现的布局设计400。在一些实施例中，布局设计600B将标准单元101、301A、301B和301C的布局设计与标准单元401集成。
为了便于说明，布局设计600B不包括阵列601的列3的单元605a、605b和605c、第一组鳍布局图案110和第二组鳍布局图案112。布局设计或单元的不同配置在本发明的预期范围内。
阵列601中的每个单元对应于布局设计100、300A、300B、300C或400的标准单元。例如，单元602a、603a、603b、603c、604a、605a、605b或605c是标准单元101、301A、301B、301C或401。在一些实施例中，单元602a或604a是标准单元101、301A、301B或301C。在一些实施例中，单元603a、603b、603c、605a、605b或605c是标准单元401。
单元602a或604a包括布局设计100(例如，标准单元101)。单元603a、603b或603c包括布局设计400(例如，标准单元401)。在一些实施例中，在单元602a、603a，603b、603c、604a、605a、605b或605c的一个或多个中实现布局设计100、300A-300C、400、700A-700D(在图7A-图7D中示出)中的一个或多个。
与图1的布局设计100相比，单元602a的伪栅极布局图案616a、616b和616c替换图1的第一伪栅极布局图案116a，并且单元602a的伪栅极布局图案620a、620b和620c替换图1的第二伪栅极布局图案116b。可选地，伪栅极布局图案620a、620b和620c是对应单元603a、603b和603c的部分，并且替换图4的对应的第一伪栅极布局图案116a，从而用于每个对应的单元603a、603b和603c。
类似地，单元604a的伪栅极布局图案622a、622b和622c替换图1的第一伪栅极布局图案116a，并且单元604a的伪栅极布局图案624a、624b和624c替换图1的第二伪栅极布局图案116b。可选地，伪栅极布局图案622a、622b和622c是对应的单元603a、603b和603c的部分，并且替换图4的对应的第二伪栅极布局图案116b，从而用于每个对应的单元603a、603b和603c。
伪栅极布局图案616a、616b和616c类似于对应的伪栅极布局图案140a、140b和140c，伪栅极布局图案622a、622b和622c类似于对应的伪栅极布局图案140a、140b和140c，并且因此省略其详细描述。
伪栅极布局图案620a、620b和620c类似于对应的伪栅极布局图案142a、142b和142c，伪栅极布局图案624a、624b和624c类似于对应的伪栅极布局图案142a、142b和142c，并且因此省略其详细描述。
与图1的布局设计100相比，单元604a的栅极布局图案617替换图1的第一栅极布局图案114。
与图4的布局设计400相比，单元603a的栅极布局图案614a替换第一栅极布局图案114，单元603b的栅极布局图案614b替换第一栅极布局图案114，单元603c的栅极布局图案614c替换第一栅极布局图案114，单元603a的导轨布局图案618b替换图4的第二导轨布局图案118b，并且单元603c的导轨布局图案618a替换图4的第一导轨布局图案118a。
栅极布局图案614a、614b和614c类似于第一栅极布局图案114，导轨布局图案618a类似于第一导轨布局图案118a，导轨布局图案618b类似于第二导轨布局图案118b，因此省略其详细描述。
栅极布局图案614a与栅极布局图案614b不连续。
栅极布局图案614b与栅极布局图案614c不连续。
在一些实施例中，单元602a或604a的第一有源区布局图案104a的中心120a在第一方向X上与单元603a或603b的一侧对准。在一些实施例中，单元602a或604a的第二有源区布局图案106a的中心122a在第一方向X上与单元603b或603c的一侧对准。
在一些实施例中，第一导轨布局图案118a与单元603a或603b的一侧以及单元602a或604a的第一有源区布局图案104a的中心120a重叠。在一些实施例中，第二导轨布局图案118b与单元603b或603c的一侧以及单元602a或604a的第二有源区布局图案106a的中心122a重叠。
在一些实施例中，导轨布局图案618a与单元603c的一侧重叠。在一些实施例中，导轨布局图案618b与单元603a的一侧重叠。在一些实施例中，第一有源区布局图案104a和第二有源区布局图案106a具有比其他方法更大的面积。由于第一有源区布局图案104a和第二有源区布局图案106a的面积增加，所以通过布局设计100或600B制造的IC结构200的对应的有源区(第一有源区204a和第二有源区206a)增加，导致与其他方法相比，布局设计100或600B和对应的IC结构(例如，IC结构200)具有提高的速度性能和功率性能。
图7A是根据一些实施例的IC结构的部分的布局设计700A的示图。
为了便于说明，图7A-图7D中未示出图6B的栅极布局图案(例如，第一栅极布局图案114、栅极布局图案614a-614c和617)、图6B的导轨布局图案(例如，第一导轨布局图案118a、第二导轨布局图案118b、导轨布局图案618a-618b)，以及图6B的伪栅极布局图案616a-616c、620a-620c、622a-622c、624a-624c。
布局设计700A是布局设计600B的变型。与布局设计600B相比，布局设计700A的有源区布局图案702、有源区布局图案704和STI布局图案706替换图6B的单元604a的第一有源区布局图案104a。
有源区布局图案702和704类似于第一有源区布局图案104a，STI布局图案706类似于STI布局图案104b，因此省略了布局图案的类似的详细描述。
有源区布局图案702在第一方向X上延伸，在第二方向Y上具有宽度W5a。
有源区布局图案704在第一方向X上延伸，在第二方向Y上具有宽度W5b。
STI布局图案706在第一方向X上延伸，并且在第二方向Y上具有宽度W5c。STI布局图案706位于有源区布局图案704和有源区布局图案702之间。
在一些实施例中，单元602a的第一有源区布局图案104a、单元603a的第二有源区布局图案406a、单元603b的第一有源区布局图案404a、有源区布局图案702和有源区布局图案704形成具有C形的有源区布局图案。布局设计或单元的不同配置在本发明的预期范围内。
图7B是根据一些实施例的IC结构的部分的布局设计700B的示图。
布局设计700B是布局设计600B的变型。与布局设计600B相比，布局设计700B的有源区布局图案704和STI布局图案710替换图6B的单元604a的第一有源区布局图案104a。
有源区布局图案704类似于第一有源区布局图案104a，STI布局图案710类似于STI布局图案104b，并且因此省略布局图案的类似的详细描述。
STI布局图案710在第一方向X上延伸，并且在第二方向Y上具有宽度W5a'。STI布局图案710位于单元604a的有源区布局图案704和STI布局图案104b之间。
在一些实施例中，单元602a的第一有源区布局图案104a、单元603a的第二有源区布局图案406a、单元603b的第一有源区布局图案404a和有源区布局图案704形成具有G形的有源区布局图案。布局设计或单元的不同配置在本发明的预期范围内。
图7C是根据一些实施例的IC结构的部分的布局设计700C的示图。
布局设计700C是布局设计600B的变型。与布局设计600B相比，布局设计700C的STI布局图案720替换图6B的单元603b的第一有源区布局图案404a。
STI布局图案720类似于STI布局图案406b，因此省略了布局图案的类似的详细描述。
STI布局图案720在第一方向X上延伸，并且在第二方向Y上具有宽度W1c。STI布局图案720位于单元603b的STI布局图案102a和单元603b的STI布局图案406b之间。STI布局图案720的宽度W1c和STI布局图案406b的宽度W2d一起在第二方向Y上具有宽度W6a。
在一些实施例中，单元602a的第一有源区布局图案104a、单元603a的第二有源区布局图案406a和单元604a的第一有源区布局图案104a形成具有N形的有源区布局图案。布局设计或单元的不同配置在本发明的预期范围内。
图7D是根据一些实施例的IC结构的部分的布局设计700D的示图。
布局设计700D是布局设计600B的变型。与布局设计600B相比，布局设计700D的STI布局图案722替换图6B的单元604a的第一有源区布局图案104a。
STI布局图案722类似于STI布局图案104b，并且因此省略了布局图案的类似的详细描述。
STI布局图案722在第一方向X上延伸，并且在第二方向Y上具有宽度W6b。STI布局图案722位于单元604a的STI布局图案102a和单元604a的STI布局图案104b之间。
在一些实施例中，单元602a的第一有源区布局图案104a、单元603a的第二有源区布局图案406a和单元603b的第一有源区布局图案404a形成具有另一C形的有源区布局图案。布局设计或单元的不同配置在本发明的预期范围内。
在一些实施例中，宽度W1、W1a、W1a'、W1b、W1b'、W1c、W1d、W2a、W2a'、W2b、W2b'、W2c、W2c'、W2d、W2d'、W4a、W4b、W5a、W5a'、W5b、W5c、W6a或W6b中的宽度与宽度W1、W1a、W1a'、W1b、W1b'、W1c、W1d、W2a、W2a'、W2b、W2b'、W2c、W2c'、W2d、W2d'、W4a、W4b、W5a、W5a'、W5b、W5c、W6a或W6b中的不同宽度相等。在一些实施例中，宽度W1、W1a、W1a'、W1b、W1b'、W1c、W1d、W2a、W2a'、W2b、W2b'、W2c、W2c'、W2d、W2d'、W4a、W4b、W5a、W5a'、W5b、W5c、W6a或W6b中的宽度不同于宽度W1、W1a、W1a'、W1b、W1b'、W1c、W1d、W2a、W2a'、W2b、W2b'、W2c、W2c'、W2d、W2d'、W4a、W4b、W5a、W5a'、W5b、W5c、W6a或W6b中的不同宽度。
图8是根据一些实施例的形成或制造IC的方法800的流程图。应当理解，可以在图8所示的方法800之前、期间和/或之后实施额外的操作，并且可能仅在本文中简要描述一些其他工艺。在一些实施例中，方法800可用于形成诸如IC结构200或500(图2A-图2C或图5A-图5B)的集成电路。在一些实施例中，方法800可用于形成与布局设计100、300A-300C、400、600A-600B、700A-700D(图1、图3A-图3C、图4、图6A-图6B或图7A-图7D)中的一个或多个具有类似结构关系的集成电路。
在方法800的操作802中，生成第一单元布局图案。第一单元布局图案对应于制造IC结构200的标准单元201。在一些实施例中，方法800的第一单元布局图案包括布局设计100、300A-300C、600A-600B和700A-700D中的一个或多个。在一些实施例中，方法800的第一单元布局图案包括如图6A-图6B和图7A-图7D中所示的单元602a或604a中的一个或多个。
在操作804中，将第一单元布局图案放置在布局层级上。在一些实施例中，将方法800的第一单元布局图案放置在类似于布局设计600A-600B和700A-700D所示的单元602a或604a的方向。在一些实施例中，将方法800的第一单元布局图案放置到如图6A-图6B和图7A-图7D所示的单元602a或604a中。单元或层级的其他配置在本发明的范围内。
在操作806中，生成第二单元布局图案。第二单元布局图案对应于制造IC结构500的标准单元501。在一些实施例中，方法800的第二单元布局图案包括布局设计400、600A-600B和700A-700D中的一个或多个。在一些实施例中，方法800的第二单元布局图案包括图6A-图6B和图7A-图7D所示的单元603a、603b、603c、605a、605b或605c中的一个或多个。
在操作808中，将第二单元布局图案放置在布局层级上。在一些实施例中，将第二单元布局图案放置为与第一单元布局图案相邻。在一些实施例中，将方法800的第二单元布局图案放置在类似于布局设计600A-600B和700A-700D所示的单元603a、603b、603c、605a、605b或605c的方向。在一些实施例中，将方法800的第二单元布局图案放置在图6A-图6B和图7A-图7D所示的单元603a、603b、603c、605a、605b或605c中。单元或层级的其他配置在本发明的范围内。
在操作810中，至少基于第一单元布局图案或第二单元布局图案来制造IC结构200或500。在一些实施例中，操作808包括基于方法800或方法900A-900B的一个或多个布局图案(例如，第一单元布局图案或第二单元布局图案)来制造掩模组的一个或多个操作。在这些实施例中，方法800还包括使用该掩模组来制造IC结构200或500的一个或多个操作。
通过配置为执行用于制造诸如IC结构200或500的IC的指令的工艺设备(例如，图10的系统1000)来实施操作802、804、806或808中的一个或多个。在一些实施例中，使用与在操作802、804、806或808中的一个或多个不同操作所使用的相同工艺设备来实施操作802、804、806或808中的一个或多个。在一些实施例中，使用与实施操作802、804、806或808中的一个或多个不同操作所使用的不同工艺设备来实施操作802、804、806或808中的一个或多个。在一些实施例中，操作802、804、806或808中的一个或多个是可选的。
图9A是根据一些实施例的生成IC的单元布局图案的方法900A的流程图。应当理解，可以在图9A所示的方法900A之前、期间和/或之后实施额外的操作，并且可能仅在本文中简要描述一些其他工艺。在一些实施例中，方法900A可用于生成诸如IC结构200或500(图2A-图2C或图5A-图5B)的集成电路的布局设计100、300A-300C、400、600A-600B或700A-700D(图1、图3A至图3C、图4、图6A-图6B或图7A-图7D)。在一些实施例中，方法900A可用于生成具有与布局设计100、300A-300C、400、600A-600B、700A-700D(图1、图3A-图3C、图4、图6A-图6B或图7A-图7D)的一个或多个类似的结构关系的集成电路的布局设计。
方法900A是具有类似元件的图8的操作802或操作806的实施例。在一些实施例中，操作802基于方法900A生成类似于布局设计100的第一单元布局图案，并且操作806基于方法900A生成类似于布局设计400的第二单元布局图案。在一些实施例中，重复方法900A以生成类似于布局设计600A-600B或700A-700D中的一个或多个的额外的布局图案。
在方法900A的操作902中，生成第一组有源区布局图案。在一些实施例中，方法900A的第一组有源区布局图案至少包括第一有源区布局图案104a、304a或404a或有源区布局图案702或704，因此省略对这些布局图案的详细描述。
在操作904中，生成第二组有源区布局图案。在一些实施例中，方法900A的第二组有源区布局图案至少包括第二有源区布局图案106a、306a或406a或有源区布局图案702或704，因此省略对这些布局图案的详细描述。
在操作906中，生成STI布局图案组。在一些实施例中，方法900A的STI布局图案至少包括STI布局图案102a、104b、106b、304b、306b、404b、406b、706、710、720或722，因此省略对这些布局图案的详细描述。
在操作908中，生成鳍布局图案组。在一些实施例中，方法900A的鳍布局图案组至少包括第一组鳍布局图案110、第二组鳍布局图案112、第一组鳍布局图案410或第二组鳍布局图案412，因此省略这些布局图案的详细描述。
在操作910中，生成栅极布局图案组。在一些实施例中，方法900A的栅极布局图案组至少包括第一栅极布局图案114、第二栅极布局图案314a、第三栅极布局图案314b、栅极布局图案614a、栅极布局图案614b、栅极布局图案614c或栅极布局图案617，并且省略对这些布局图案的详细描述。
在操作912中，生成伪栅极布局图案组。在一些实施例中，方法900A的伪栅极布局图案组至少包括第一伪栅极布局图案116a、第二伪栅极布局图案116b、伪栅极布局图案140a、伪栅极布局图案140b、伪栅极布局图案140c、伪栅极布局图案142a、伪栅极布局图案142b、伪栅极布局图案142c、伪栅极布局图案616a、伪栅极布局图案616b、伪栅极布局图案616c、伪栅极布局图案620a、伪栅极布局图案620b、伪栅极布局图案620c、伪栅极布局图案622a、伪栅极布局图案622b、伪栅极布局图案622c、伪栅极布局图案624a、伪栅极布局图案624b或者伪栅极布局图案624c，并且因此省略对这些布局图案的详细描述。
在操作914中，生成通孔布局图案组。在一些实施例中，方法900A的通孔布局图案组至少包括通孔布局图案132a、通孔布局图案132b或通孔布局图案132c，并且因此省略对这些布局图案的详细描述。
在操作916中，生成导轨布局图案组。在一些实施例中，方法900A的导轨布局图案组至少包括第一导轨布局图案118a、第二导轨布局图案118b、导轨布局图案618a或导轨布局图案618b，并且因此省略对这些布局图案的详细描述。
图9B是根据一些实施例的放置IC的单元布局图案的方法900B的流程图。应当理解，可以在图9B所示的方法900B之前、期间和/或之后实施额外的操作，并且可能仅在本文中简要描述一些其他工艺。在一些实施例中，方法900B可用于放置诸如IC结构200或500(图2A-图2C或图5A-图5B)的集成电路的布局设计100、300A-300C、400、600A-600B或700A-700D(图1、图3A至图3C、图4、图6A-图6B或图7A-图7D)。在一些实施例中，方法900B可用于放置与布局设计100、300A-300C、400、600A-600B或700A-700D(图1、图3A至图3C、图4、图6A-图6B或图7A-图7D)中的一个或多个具有类似结构关系的集成电路的布局设计。
方法900B是具有类似元件的图8的操作804或操作808的实施例。在一些实施例中，操作804基于方法900B放置类似于布局设计100的第一单元布局图案，并且操作808基于方法900B放置类似于布局设计400的第二单元布局图案。在一些实施例中，重复方法900B以放置类似于布局设计600A-600B或700A-700D中的一个或多个的额外的布局图案。
在操作922中，将第一组有源区布局图案放置在第一布局层级上。在一些实施例中，方法900B的第一组有源区布局图案至少包括第一有源区布局图案104a、304a或404a或有源区布局图案702或704，因此省略对这些布局图案的详细描述。
在操作924中，将第二组有源区布局图案放置在第一布局层级上。在一些实施例中，方法900B的第二组有源区布局图案至少包括第二有源区布局图案106a、306a或406a或有源区布局图案702或704，因此省略对这些布局图案的详细描述。
在操作926中，将STI布局图案组放置在第二布局层级上。在一些实施例中，将STI布局图案组中的至少一个构件放置在第一有源区布局图案和第二有源区布局图案之间。在一些实施例中，方法900B的STI布局图案至少包括STI布局图案102a、104b、106b、304b、306b、404b、406b、706、710、720或722，因此省略对这些布局图案的详细描述。
在操作928中，将鳍布局图案组放置在第一组有源区布局图案和第二组有源区布局图案上方。在一些实施例中，方法900B的鳍布局图案组至少包括第一组鳍布局图案110、第二组鳍布局图案112、第一组鳍布局图案410或第二组鳍布局图案412，因此省略对这些布局图案的详细描述。
在操作930中，将栅极布局图案组放置在第三布局层级上。在一些实施例中，方法900B的栅极布局图案组至少包括第一栅极布局图案114、第二栅极布局图案314a、第三栅极布局图案314b、栅极布局图案614a、栅极布局图案614b、栅极布局图案614c或栅极布局图案617，并且因此省略对这些布局图案的详细描述。
在操作932中，将伪栅极布局图案组放置在第三布局层级上。在一些实施例中，方法900B的伪栅极布局图案组至少包括第一伪栅极布局图案116a、第二伪栅极布局图案116b、伪栅极布局图案140a、伪栅极布局图案140b、伪栅极布局图案140c、伪栅极布局图案142a、伪栅极布局图案142b、伪栅极布局图案142c、伪栅极布局图案616a、伪栅极布局图案616b、伪栅极布局图案616c、伪栅极布局图案620a、伪栅极布局图案620b、伪栅极布局图案620c、伪栅极布局图案622a、伪栅极布局图案622b、伪栅极布局图案622c、伪栅极布局图案624a、伪栅极布局图案624b或者伪栅极布局图案624c，并且因此省略对这些布局图案的详细描述。
在操作934中，将通孔布局图案组放置在栅极布局图案组上方。在一些实施例中，方法900B的通孔布局图案组至少包括通孔布局图案132a、通孔布局图案132b或通孔布局图案132c，并且因此省略对这些布局图案的详细描述。
在操作936中，将导轨布局图案组放置在第四布局层级上。在一些实施例中，方法900B的该导轨布局图案组至少包括第一导轨布局图案118a、第二导轨布局图案118b、导轨布局图案618a或导轨布局图案618b,并且因此省略对这些布局图案的详细描述。
通过工艺设备(例如，图10的系统1000)实施操作902、904、906、908、910、912、914、916、922、924、926、928、930、932、934或936中的一个或多个操作，其中，工艺设备被配置为执行用于制造诸如IC结构200或500的IC的指令。在一些实施例中，使用与用于实施操作902、904、906、908、910、912、914、916、922、924、926、928、930、932、934或936中的一个或多个操作相同的工艺设备来实施实施操作902、904、906、908、910、912、914、916、922、924、926、928、930、932、934或936中的一个或多个操作。在一些实施例中，用于实施操作902、904、906、908、910、912、914、916、922、924、926、928、930、932、934或936中的一个或多个操作的工艺设备不同于用于实施操作902、904、906、908、910、912、914、916、922、924、926、928、930、932、934或936中的中的一个或多个不同操作的工艺设备。在一些实施例中，操作902、904、906、908、910、912、914、916、922、924、926、928、930、932、934或936中的一个或多个是可选的。
图10是根据一些实施例的用于设计IC布局设计的系统1000的示意图。系统1000包括硬件处理器1002(以下称为“处理器1002”)和编码有(即，存储)计算机程序代码1006(即，可执行指令组)的非暂时性计算机可读存储介质1004(以下称为“计算机可读存储介质1004”)。计算机可读存储介质1004还编码有与用于生产集成电路的制造机器接口连接的指令1007。处理器1002通过总线1008电连接至计算机可读存储介质1004。处理器1002还通过总线1008电连接至I/O接口1010。网络接口1012还通过总线1008电连接至处理器1002。网络接口1012连接至网络1014，从而使得处理器1002和计算机可读存储介质1004能够通过网络1014连接至外部元件。处理器1002配置为执行编码在计算机可读存储介质1004中的计算机程序代码1006，以使得系统1000可用于实施方法800、900A或900B中所描述的部分或全部操作。
在一些实施例中，处理器1002是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一些实施例中，计算机可读存储介质1004是电子的、磁性的、光学的、电磁的、红外的和/或半导体系统(或装置或器件)。例如，计算机可读存储介质1004包括半导体或固相存储器、磁带、可移动计算机软盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在使用光盘的一些实施例中，计算机可读存储介质1004包括只读光盘存储器(CD-ROM)、读/写光盘(CD-R/W)和/或数字视频光盘(DVD)。
在一些实施例中，计算机可读存储介质1004存储配置为使得系统1000实施方法800、900A或900B的计算机程序代码1006。在一些实施例中，计算机可读存储介质1004还存储实施方法800、900A或900B所需的信息以及在实施方法800、900A或900B期间生成的信息，诸如布局设计1016、第一组有源区布局图案1018、第二组有源区布局图案1020、STI布局图案组1022、鳍布局图案组1024、栅极布局图案组1026、伪栅极布局图案组1028、通孔布局图案组1030、导轨布局图案组1032和用户界面1034和/或实施方法800、900A或900B的操作的可执行指令组。
在一些实施例中，计算机可读存储介质1004存储用于与制造机器接口连接的指令1007。指令1007使得处理器1002能够生成制造机器可读的制造指令，以在制造工艺期间有效地实现方法800、900A或900B。
系统1000包括I/O接口1010。I/O接口1010连接至外部电路。在一些实施例中，I/O接口1010包括用于向处理器1002传送信息和命令的键盘、小型键盘、鼠标、轨迹球、触控板和/或光标方向键。
系统1000还包括连接至处理器1002的网络接口1012。网络接口1012允许系统1000与网络1014通信，其中一个或多个其他计算机系统连接至该网络。网络接口1012包括诸如蓝牙、WIFI、WIMAX、GPRS或WCDMA的无线网络接口；或诸如ETHERNET、USB或IEEE-1394的有线网络接口。在一些实施例中，方法800、900A或900B在两个或多个系统1000中实现，并且通过网络1014在不同系统1000之间交换信息，诸如布局设计、第一组有源区布局图案、第二组有源区布局图案、STI布局图案组、鳍布局图案组、栅极布局图案组、伪栅极布局图案组、通孔布局图案组、导轨布局图案组和用户界面。
系统1000配置为通过I/O接口1010或网络接口1012接收与布局设计相关的信息。信息通过总线1008传送至处理器1002，以确定用于生成IC结构200或500的布局设计。然后将布局设计存储在计算机可读介质1004中作为布局设计1016。系统1000配置为通过I/O接口1010或网络接口1012接收与第一组有源区布局图案相关的信息。该信息存储在计算机可读介质1004中作为第一组有源区布局图案1018。系统1000配置为通过I/O接口1010或网络接口1012接收与第二组有源区布局图案相关的信息。该信息存储在计算机可读介质1004中作为第二组有源区布局图案1020。系统1000配置为通过I/O接口1010或网络接口1012接收与STI布局图案组相关的信息。该信息存储在计算机可读介质1004中作为STI布局图案组1022。系统1000配置为通过I/O接口1010或网络接口1012接收与鳍布局图案组相关的信息。信息存储在计算机介质1004中作为鳍布局图案组1024。系统1000配置为通过I/O接口1010或网络接口1012接收与栅极布局图案组相关的信息。该信息存储在计算机可读介质1004中作为栅极布局图案组1026。系统1000配置为通过I/O接口1010或网络接口1012接收与伪栅极布局图案组相关的信息。该信息存储在计算机可读介质1004中作为伪栅极布局图案组1028。系统1000配置为通过I/O接口1010或网络接口1012接收与通孔布局图案组相关的信息。该信息存储在计算机可读介质1004中作为通孔布局图案组1030。系统1000配置为通过I/O接口1010或网络接口1012接收与导轨布局图案组相关的信息。该信息存储在计算机可读介质1004中作为导轨布局图案组1032。系统1000配置为通过I/O接口1010或网络接口1012接收与用户界面相关的信息。该信息存储在计算机可读介质1004中作为用户界面1034。
在一些实施例中，方法800、900A或900B的部分实现为由处理器执行的独立软件应用。在一些实施例中，方法800、900A或900B的部分实现为作为额外软件应用的部分的软件应用。在一些实施例中，方法800、900A或900B的部分实现为软件应用的插入程序。在一些实施例中，方法800、900A或900B的部分实现为作为EDA工具的部分的软件应用。在一些实施例中，方法800、900A或900B的部分实现为由EDA工具使用的软件应用。在一些实施例中，EDA工具用于生成集成电路器件的布局。在一些实施例中，在非暂时性计算机可读介质上存储布局。在一些实施例中，使用诸如从CADENCE DESIGN SYSTEMS,Inc.获得的
Figure BDA0001409700020000371
工具或另一个合适的布局生成工具来生成布局。在一些实施例中，基于网表来生成布局，其中，基于原理设计来创建该网表。在一些实施例中，通过制造器件实现方法800、900A或900B，该器件配置为使用基于由系统1000来生成的一个或多个布局设计(例如，布局设计100、300A、300B、300C、400、600A、600B、700A、700B、700C或700D)制造的掩模组来制造集成电路(例如，IC结构200或500)。
图10的系统1000生成IC结构200或500的布局设计(例如，布局设计100、300A、300B、300C、400、600A、600B、700A、700B、700C或700D)，其中，这些布局设计比其他方法占据更少的面积，并且提供更好的布线资源。
本发明的一个方面涉及集成电路结构。集成电路结构包括第一单元、第一导轨和第二导轨。第一单元包括第一有源区、第二有源区和第一栅极结构。第一有源区在第一方向上延伸并且位于第一层级处。第二有源区在第一方向上延伸，位于第一层级处，并且在与第一方向不同的第二方向上与第一有源区分离。第一栅极结构在第二方向上延伸，与第一有源区和第二有源区重叠，并且位于与第一层级不同的第二层级处。第一导轨在第一方向上延伸，与第一有源区重叠，配置为提供第一电源电压，并且位于与第一层级和第二层级不同的第三层级处。第二导轨在第一方向上延伸，与第二有源区重叠，位于第三层级处，在第二方向上与第一导轨分离，并且配置为提供与第一电源电压不同的第二电源电压。
在实施例中，所述第一单元还包括：鳍组，在所述第一方向上延伸并且位于所述第一栅极结构之下，所述鳍组中的每个鳍在所述第二方向上通过鳍间距与所述鳍组中的相邻鳍分离。
在实施例中，所述第一单元还包括：浅沟槽隔离(STI)结构，位于所述第一有源区和所述第二有源区之间。
在实施例中，至少所述第一导轨与所述第一有源区的中心重叠，或至少所述第二导轨与所述第二有源区的中心重叠。
在实施例中，所述第一单元还包括：第一侧；第二侧，为所述第一单元中的与所述第一侧相对的一侧；第一伪栅极结构，在所述第二方向上延伸并且与所述第一侧重叠，以及第二伪栅极结构，在所述第二方向上延伸并且与所述第二侧重叠。
在实施例中，集成电路结构还包括：通孔组，位于所述第一栅极结构上方，所述通孔组中的第一通孔在所述第二方向上与所述通孔组中的第二通孔分离。
在实施例中，所述第一有源区具有第一类型掺杂剂，以及所述第二有源区具有与所述第一类型掺杂剂不同的第二类型掺杂剂。
在实施例中，集成电路结构还包括：第二单元，与所述第一单元相邻，所述第二单元包括：第三有源区，在所述第一方向上延伸并且位于所述第一层级处；第四有源区，在所述第一方向上延伸，位于所述第一层级处，并且在所述第二方向上与所述第三有源区分离；第二栅极结构，在所述第二方向上延伸，与所述第三有源区和所述第四有源区重叠，并且位于所述第二层级处；第一侧，以及第二侧，为所述第二单元中的与所述第一侧相对的一侧，其中，所述第一有源区的中心在所述第一方向上与所述第二单元的第一侧对准，所述第一导轨与所述第二单元的第一侧和所述第一有源区的中心重叠，并且所述第一单元的高度不同于所述第二单元的高度。
在实施例中，集成电路结构还包括：第三导轨，在所述第一方向上延伸，与所述第二单元的所述第二侧重叠，配置为提供所述第二电源电压，并且位于所述第三层级处。
在实施例中，所述第二单元包括：第三侧；第四侧，为所述第二单元的与所述第三侧相对的一侧；第一伪栅极结构，在所述第二方向上延伸并且与所述第三侧重叠，以及第二伪栅极结构，在所述第二方向上延伸并且与所述第四侧重叠。
本发明的另一方面涉及形成集成电路结构的方法。该方法包括将第一单元布局图案放置在布局层级上，第一单元布局图案对应于制造集成电路结构的第一单元，第一单元布局图案包括第一侧，以及位于第一单元的与第一侧相对的一侧上的第二侧。放置第一单元布局图案包括将第一有源区布局图案放置在第一布局层级上，第一有源区布局图案对应于制造集成电路结构的第一有源区，第一有源区布局图案在第一方向上延伸。放置第一单元布局图案还包括将第二有源区布局图案放置在第一布局层级上，第二有源区布局图案对应于制造集成电路结构的第二有源区，第二有源区布局图案在第一方向上延伸并且在与第一方向不同的第二方向上与第一有源区布局图案分离。放置第一单元布局图案还包括将第一栅极布局图案放置在与第一布局层级不同的第二布局层级上，第一栅极布局图案对应于制造集成电路结构的第一栅极结构，第一栅极布局图案在第二方向上延伸，并且与第一有源区布局图案和第二有源区布局图案重叠。该方法还包括将第一导轨布局图案放置在与第一布局层级和第二布局层级不同的第三布局层级上，第一导轨布局图案对应于制造集成电路结构的第一导轨，第一导轨配置为提供第一电源电压，第一导轨布局图案在第一方向上延伸并且与第一有源区布局图案重叠。该方法还包括将第二导轨布局图案放置在第三布局层级上，第二导轨布局图案对应于制造集成电路结构的第二导轨，第二导轨配置为提供与第一电源电压不同的第二电源电压，第二导轨布局图案在第一方向上延伸，并且在第二方向上与第一导轨布局图案分离，第二导轨布局图案与第一单元布局图案的第一侧或第二侧不重叠，其中将上述布局图案的至少一个存储在非暂时性计算机可读介质上，并且通过硬件处理器实施上述操作中的至少一个。该方法还包括基于集成电路的上述布局图案中的至少一个制造集成电路结构。
在实施例中，放置所述第一单元布局图案还包括：将鳍布局图案组放置在所述布局层级上，所述鳍布局图案组对应于制造所述集成电路结构的鳍组，所述鳍布局图案组在所述第一方向上延伸并且位于所述第一栅极布局图案之下，所述鳍布局图案组中的每个布局图案在所述第二方向上通过鳍间距与所述鳍布局图案组中的相邻布局图案分离。
在实施例中，放置所述第一单元布局图案还包括：将第一伪栅极布局图案放置在所述第一单元布局图案的第三侧上方，所述第一伪栅极布局图案对应于制造所述集成电路结构的第一伪栅极结构，所述第一伪栅极布局图案在所述第二方向上延伸，以及将第二伪栅极布局图案放置在所述第一单元布局图案的第四侧上方，所述第二伪栅极布局图案对应于制造所述集成电路结构的第二伪栅极结构，所述第二伪栅极布局图案在所述第二方向上延伸，所述第一单元布局图案的第四侧是所述第一单元布局图案的与所述第一单元布局图案的第三侧相对的一侧。
在实施例中，放置所述第一单元布局图案还包括：将通孔布局图案组放置在所述第一栅极布局图案上方，所述通孔布局图案组对应于制造所述集成电路结构的通孔组，所述通孔组连接至所述第一栅极结构。
在实施例中，制造集成电路结构的方法还包括：将第二单元布局图案放置在所述布局层级上，所述第二单元布局图案对应于制造所述集成电路结构的第二单元，所述第二单元布局图案与所述第一单元布局图案相邻，并且具有与所述第一单元布局图案的高度不同的高度，放置所述第二单元布局图案包括：将第三有源区布局图案放置在所述第一布局层级上，所述第三有源区布局图案对应于制造所述集成电路结构的第三有源区，所述第三有源区布局图案在所述第一方向上延伸；将第四有源区布局图案放置在所述第一布局层级上，所述第四有源区布局图案对应于制造所述集成电路结构的第四有源区，所述第四有源区布局图案在所述第一方向上延伸，并且在所述第二方向上与所述第三有源区布局图案分离，以及将第二栅极布局图案放置在所述第二布局层级上，所述第二栅极布局图案对应于制造所述集成电路结构的第二栅极结构，所述第二栅极布局图案在所述第二方向上延伸，与所述第三有源区布局图案和所述第四有源区布局图案重叠；以及将第三导轨布局图案放置在所述第三布局层级上，所述第三导轨布局图案对应于制造所述集成电路结构的第三导轨，所述第三导轨布局图案在所述第一方向上延伸，所述第三导轨配置为提供所述第二电源电压，其中，所述第一有源区布局图案的中心在所述第一方向上与所述第二单元布局图案的第一侧对准，所述第一导轨布局图案与所述第二单元布局图案的第一侧和所述第一有源区布局图案的中心重叠，以及所述第三导轨布局图案与所述第二单元布局图案的第二侧重叠，所述第二单元布局图案的第二侧是所述第二单元布局图案的与所述第二单元布局图案的第一侧相对的一侧。
本发明的又一方面涉及形成集成电路结构的方法。该方法包括生成与制造集成电路结构的第一单元相对应的第一单元布局图案。生成第一单元布局图案包括生成与制造集成电路结构的第一有源区相对应的第一有源区布局图案，第一有源区布局图案在第一方向上延伸并位于第一布局层级处。生成第一单元布局图案还包括生成与制造集成电路结构的第二有源区相对应的第二有源区布局图案，第二有源区布局图案在第一方向上延伸，位于第一布局层级处，并且在与第一方向不同的第二方向上与第一有源区布局图案分离。生成第一单元布局图案还包括生成与制造集成电路结构的第一栅极结构相对应的第一栅极布局图案，第一栅极布局图案在第二方向上延伸，与第一有源区布局图案和第二有源区布局图案重叠，并且位于与第一布局层级不同的第二布局层级处。该方法还包括生成与制造集成电路结构的第一导轨相对应的第一导轨布局图案，第一导轨布局图案在第一方向上延伸，与第一有源区布局图案重叠，并且位于与第一布局层级和第二布局层级不同的第三布局层级处，第一导轨配置为提供第一电源电压。该方法还包括生成与制造集成电路结构的第二导轨相对应的第二导轨布局图案，第二导轨布局图案在第一方向上延伸，与第二有源区布局图案重叠，位于第三布局层级处，在第二方向上与第一导轨布局图案分离，并且第二导轨配置为提供与第一电源电压不同的第二电源电压，其中，将上述布局图案中的至少一个存储在非暂时性计算机可读介质上，并且由硬件处理器实施上述操作中的至少一个。该方法还包括基于集成电路的上述布局图案中的至少一个制造集成电路结构。
在实施例中，生成所述第一单元布局图案还包括：生成与制造所述集成电路结构的第一栅极结构相对应的第一栅极布局图案，所述第一栅极布局图案在所述第二方向上延伸，与所述第一有源区布局图案和所述第二有源区布局图案重叠，并且位于与所述第一布局层级和所述第二布局层级不同的第三布局层级处。
在实施例中，形成集成电路结构的方法还包括：生成与制造所述集成电路结构的第二导轨相对应的第二导轨布局图案，所述第二导轨布局图案在所述第一方向上延伸，与所述第二有源区布局图案重叠，位于所述第二布局层级处，在所述第二方向上与所述第一导轨布局图案分离，并且所述第二导轨配置为提供与所述第一电源电压不同的第二电源电压。
在实施例中，生成所述第一单元布局图案还包括：生成与制造所述集成电路结构的鳍组相对应的鳍布局图案组，所述鳍布局图案组在所述第一方向上延伸并且位于所述第一栅极布局图案之下，所述鳍布局图案组中的每个布局图案在所述第二方向上通过鳍间距与所述鳍布局图案组中的相邻布局图案分离；生成与制造所述集成电路结构的通孔组相对应的通孔布局图案组，所述通孔布局图案组位于所述第一栅极布局图案上方，所述通孔组连接至所述第一栅极结构；生成与制造所述集成电路结构的浅沟槽隔离结构相对应的浅沟槽隔离(STI)布局图案，所述浅沟槽隔离布局图案位于所述第一有源区布局图案和所述第二有源布局图案之间；生成与制造所述集成电路结构的第一伪栅极结构相对应的第一伪栅极布局图案，所述第一伪栅极布局图案在所述第二方向上延伸并与所述第一单元布局图案的第一侧重叠，以及生成与制造所述集成电路结构的第二伪栅极结构相对应的第二伪栅极布局图案，所述第二伪栅极布局图案在所述第二方向上延伸并与所述第一单元布局图案的第二侧重叠，所述第一单元布局图案的第二侧是所述第一单元布局图案的与所述第一单元布局图案的第一侧相对的一侧。
在实施例中，形成集成电路结构的方法还包括：生成与制造所述集成电路结构的第二单元相对应的第二单元布局图案，所述第二单元布局图案与所述第一单元布局图案相邻，并且具有与所述第一单元布局图案的高度不同的高度，生成所述第二单元布局图案包括：生成与制造所述集成电路结构的第三有源区相对应的第三有源区布局图案，所述第三有源区布局图案在所述第一方向上延伸并位于所述第一布局层级处；生成与制造所述集成电路结构的第四有源区相对应的第四有源区布局图案，所述第四有源区布局图案在所述第一方向上延伸，位于所述第一布局层级处，以及在所述第二方向上与所述第三有源区布局图案分离，以及生成与制造所述集成电路结构的第二栅极结构相对应的第二栅极布局图案，所述第二栅极布局图案在所述所述第二方向上延伸，与所述第三有源区布局图案和所述第四有源区布局图案重叠，并且位于所述第三布局层级处；以及生成与制造所述集成电路结构的第三导轨相对应的第三导轨布局图案，所述第三导轨布局图案在所述第一方向上延伸，并且位于所述第二布局层级处，所述第三导轨配置为提供所述第二电源电压，其中，所述第一有源区布局图案的中心在所述第一方向上与所述第二单元布局图案的第一侧对准，所述第一导轨布局图案与所述第二单元布局图案的第一侧和所述第一有源区布局图案的中心重叠，以及所述第三导轨布局图案与所述第二单元布局图案的第二侧重叠，所述第二单元布局图案的第二侧是所述第二单元布局图案的与所述第二单元布局图案的所述第一侧相对的一侧。
本发明的又一方面涉及集成电路结构。IC结构包括第一单元，第一单元包括第一有源区，在第一方向上延伸并位于第一层级处；第二有源区，在第一方向上延伸并且位于第一层级处，并且在与第一方向不同的第二方向上与第一有源区分离；第一栅极结构，在第二方向上延伸，与第一有源区和第二有源区重叠，并且位于与所述第一层级不同的第二层级处；第一侧和第二侧，其中，第二侧是第一单元的与第一侧相对的一侧。其中，第一导轨，在第一方向上延伸，与第一有源区重叠，配置为提供第一电源电压，并且位于与第一层级和第二层级不同的第三层级处，以及第二导轨，在第一方向上延伸，位于第三层级处，在第二方向上与第一导轨分离，配置为提供与第一电源电压不同的第二电源电压，并且第二导轨与第一侧或第二侧不重叠。在一些实施例中，第一有源区在第二方向上具有第一宽度，并且第二有源区在第二方向上具有与第一宽度不同的第二宽度。在一些实施例中，第二有源区的中心与第二导轨的中心不对准。在一些实施例中，第一单元还包括第二栅极结构，在第二方向上延伸，与第一有源区和第二有源区重叠，并且位于第二层级处，以及第三栅极结构，在第二方向上延伸，与第一有源区和第二有源区重叠，并且位于第二层级处，第一栅极结构位于第二栅极结构和第三栅极结构之间，第一栅极结构在第一方向上与第二栅极结构和第三栅极结构分离。在一些实施例中，第一单元还包括在第一方向上延伸并且位于第一栅极结构之下的鳍组，该鳍组中的每个鳍在第二方向上通过鳍间距与该鳍组的相邻鳍分离，和位于栅极结构上方的通孔组。在一些实施例中，IC结构还包括将第一有源区与第二有源区分离的浅沟槽隔离(STI)结构。在一些实施例中，第一导轨的中心与第一有源区的中心对准。在一些实施例中，第一单元包括第三侧；第四侧，是第一单元的与第三侧相对的一侧；第一伪栅极结构，在第二方向上延伸并且与第三侧重叠；以及第二伪栅极结构，在第二方向上延伸并与第四侧重叠。在一些实施例中，第一有源区具有第一类型掺杂剂，并且第二有源区具有与第一类型掺杂剂不同的第二类型掺杂剂。
本发明的又一方面涉及一种制造集成电路结构的方法。该方法包括生成与制造集成电路结构的第一单元相对应的第一单元布局图案，生成与制造集成电路结构的第一导轨相对应的第一导轨布局图案，第一导轨布局图案在第一方向上延伸，与第一有源区布局图案重叠，并且位于与第一布局层级和第二布局层级不同的第三布局层级处，第一导轨配置为提供第一电源电压，并且生成与制造集成电路结构的第二导轨相对应的第二导轨布局图案，第二导轨布局图案在第一方向上延伸，位于所述第三布局层级处，并且在第二方向上与第一导轨布局图案分离，并且第二导轨配置为提供与第一电源电压不同的第二电源电压，第二导轨布局图案与第一单元布局图案的第一侧或第二侧不重叠，其中，上述布局图案中的至少一个存储在非暂时性计算机可读介质上，并且通过硬件处理器实施上述操作中的至少一个，基于集成电路的上述布局图案中的至少一个制造集成电路结构。在一些实施例中，生成第一单元布局图案包括生成与制造集成电路结构的第一有源区相对应的第一有源区布局图案，第一有源区布局图案在第一方向上延伸并且位于第一布局层级处；生成与制造集成电路结构的第二有源区相对应的第二有源区布局图案，第二有源区布局图案在第一方向上延伸，位于第一布局层级处，并且在与第一方向不同的第二方向上与第一有源区布局图案分离；并且生成与制造集成电路结构的第一栅极结构相对应的第一栅极布局图案，第一栅极布局图案在第二方向上延伸，与第一有源区布局图案和第二有源区布局图案重叠，并且位于与第一布局层级不同的第二布局层级处。在一些实施例中，其中，生成第一单元布局图案还包括生成与制造集成电路结构的鳍组相对应的鳍布局图案组，该鳍布局图案组在第一方向上延伸并且位于第一栅极布局图案之下，该鳍布局图案组中的每个布局图案在第二方向上通过鳍间距与该鳍布局图案组中的相邻布局图案分离。在一些实施例中，生成第一单元布局图案还包括生成与制造集成电路结构的STI结构相对应的浅沟槽隔离(STI)布局图案，STI布局图案位于第一有源区布局图案和第二有源区布局图案之间。在一些实施例中，生成第一单元布局图案还包括生成与制造集成电路结构的第一伪栅极结构相对应的第一伪栅极布局图案，第一伪栅极布局图案在第二方向上延伸并与第一单元布局图案的第三侧重叠，并且生成与制造集成电路结构的第二伪栅极结构相对应的第二伪栅极布局图案，第二伪栅极布局图案在第二方向上延伸并与第一单元布局图案的第四侧重叠，第一单元布局图案的第四侧是第一单元布局图案的与第一单元布局图案的第三侧相对的一侧。在一些实施例中，生成第一单元布局图案还包括生成与制造集成电路结构的通孔组相对应的通孔布局图案组，该通孔布局图案组位于第一栅极布局图案上方，该通孔组连接至栅极结构。在一些实施例中，制造IC结构的方法还包括生成与制造集成电路结构的第二单元相对应的第二单元布局图案，第二单元布局图案与第一单元布局图案相邻，并且具有与第一单元布局图案的高度不同的高度，生成第二单元布局图案包括：生成与制造集成电路结构的第三有源区相对应的第三有源区布局图案，第三有源区布局图案在第一方向上延伸并且位于第一布局层级处；生成与制造集成电路结构的第四有源区相对应的第四有源区布局图案，第四有源区布局图案在第一方向上延伸，位于第一布局层级处，并且在第二方向上与第三有源区布局图案分离，以及生成与制造集成电路结构的第二栅极结构相对应的第二栅极布局图案，第二栅极布局图案在第二方向上延伸，与第三有源区布局图案和第四有源区布局图案重叠，并且位于第二布局层级处；以及生成与制造集成电路结构的第三导轨相对应的第三导轨布局图案，第三导轨布局图案在第一方向上延伸，并且位于第三布局层级处，第三导轨配置为提供第二电源电压，其中，第一有源区布局图案的中心在第一方向上与第二单元布局图案的第一侧对准，第一导轨布局图案与第二单元布局图案的第一侧和第一有源区布局图案的中心对准，并且第三导轨布局图案与第二单元布局图案的第二侧重叠，第二单元布局图案的第二侧是第二单元布局图案的与第二单元布局图案的第一侧相对的一侧。在一些实施例中，生成第一单元布局图案还包括生成与制造集成电路结构的第二栅极结构相对应的第二栅极布局图案，第二栅极布局图案在第二方向上延伸，与第一有源区布局图案和第二有源区布局图案重叠，并且位于第二布局层级处，并且生成与制造集成电路结构的第三栅极结构相对应的第三栅极布局图案，第三栅极布局图案在第二方向上延伸，与第一有源区布局图案和第二有源区布局图案重叠，并且位于第二布局层级处。
本发明的又一方面涉及形成集成电路结构的方法。该方法包括将第一单元布局图案放置在布局层级上，第一单元布局图案对应于制造集成电路结构的第一单元；将第一导轨布局图案放置在与第一布局层级和第二布局层级不同的第三布局层级上，第一导轨布局图案对应于制造集成电路结构的第一导轨，第一导轨配置为提供第一电源电压，第一导轨布局图案在第一方向上延伸并且与第一有源区布局图案重叠，以及将第二导轨布局图案放置在第三布局层级上，第二导轨布局图案对应于制造集成电路结构的第二导轨，第二导轨配置为提供与第一电源电压不同的第二电源电压，第二导轨布局图案在第一方向上延伸，与第二有源区布局图案重叠，并且在第二方向上与第一导轨布局图案分离；并且其中，将上述布局图案中的至少一个存储在非暂时性计算机可读介质上，并且通过硬件处理器实施上述操作中的至少一个；以及基于集成电路的上述布局图案中的至少一个制造集成电路结构。在一些实施例中，放置第一单元布局图案包括将第一有源区布局图案放置在第一布局层级上，第一有源区布局图案对应于制造集成电路结构的第一有源区，第一有源区布局图在第一方向上延伸；将第二有源区布局图案放置在第一布局层级上，第二有源区布局图案对应于制造集成电路结构的第二有源区，第二有源区布局图案在第一方向上延伸并在与第一方向不同的第二方向上与第一有源区布局图案分离；将鳍布局图案组放置在布局层级上，该鳍布局图案组对应于制造集成电路结构的鳍组，该鳍布局图案组在第一方向上延伸并且位于第一有源区布局图案和第二有源区布局图案上方，该鳍布局图案组中的每个布局图案在第二方向上通过鳍间距与该鳍布局图案组中的相邻布局图案分离，并且将第一栅极布局图案放置在与第一布局层级不同的第二布局层级上，第一栅极布局图案对应于制造集成电路结构的第一栅极结构，第一栅极布局图案在第二方向上延伸，并且与该鳍布局图案组重叠。
在一些实施例中，形成IC结构的方法还包括将第二单元布局图案放置在布局层级上，第二单元布局图案对应于制造集成电路结构的第二单元，第二单元布局图案与第一单元布局图案相邻并且具有与第一单元布局图案的高度不同的高度，放置第二单元布局图案包括：将第三有源区布局图案放置在第一布局层级上，第三有源区布局图案对应于制造集成电路结构的第三有源区，第三有源区布局图案在第一方向上延伸；将第四有源区布局图案放置在第一布局层级上，第四有源区布局图案对应于制造集成电路结构的第四有源区，第四有源区布局图案在第一方向上延伸，并且在第二方向上与第三有源区布局图案分离，以及将第二栅极布局图案放置在第二布局层级上，第二栅极布局图案对应于制造集成电路结构的第二栅极结构，第二栅极布局图案在第二方向上延伸，与第三有源区布局图案和第四有源区布局图案重叠；以及将第三导轨布局图案放置在第三布局层级上，第三导轨布局图案对应于制造集成电路结构的第三导轨，第三导轨布局图案在第一方向上延伸，第三导轨配置为提供第二电源电压，其中，第一有源区布局图案的中心在第一方向上与第二单元布局图案的第一侧对准，第一导轨布局图案与第二单元布局图案的第一侧和第一有源区布局图案的中心重叠，并且第三导轨布局图案与第二单元布局图案的第二侧重叠，第二单元布局图案的第二侧是第二单元布局图案的与第二单元布局图案的第一侧相对的一侧。在一些实施例中，放置第一单元布局图案还包括：将通孔布局图案组放置在第一栅极布局图案上方，该通孔布局图案组对应于制造集成电路结构的通孔组，该通孔组连接至栅极结构。在一些实施例中，放置第一单元布局图案还包括：将第一伪栅极布局图案放置在第一单元布局图案的第一侧上方，第一伪栅极布局图案对应于制造集成电路结构的第一伪栅极结构，第一伪栅极布局图案在第二方向上延伸，并且将第二伪栅极布局图案放置在第一单元布局图案的第二侧上方，第二伪栅极布局图案对应于制造集成电路结构的第二伪栅极结构，第二伪栅极布局图案在第二方向上延伸，第一单元布局图案的第二侧是第一单元布局图案的与第一单元布局图案的第一侧相对的一侧。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种集成电路结构，包括：
第一单元，包括：
第一有源区，在第一方向上延伸并且位于第一层级处；
第二有源区，在所述第一方向上延伸，位于所述第一层级处，并且在与所述第一方向不同的第二方向上与所述第一有源区分离，以及
第一栅极结构，在所述第二方向上延伸，与所述第一有源区和所述第二有源区重叠，并且位于与所述第一层级不同的第二层级处；
第一导轨，在所述第一方向上延伸，与所述第一有源区重叠，配置为提供第一电源电压，并且位于与所述第一层级和所述第二层级不同的第三层级处，以及
第二导轨，在所述第一方向上延伸，与所述第二有源区重叠，位于所述第三层级处，在所述第二方向上与所述第一导轨分离，并且配置为提供与所述第一电源电压不同的第二电源电压。
2.根据权利要求1所述的集成电路结构，其中，所述第一单元还包括：
鳍组，在所述第一方向上延伸并且位于所述第一栅极结构之下，所述鳍组中的每个鳍在所述第二方向上通过鳍间距与所述鳍组中的相邻鳍分离。
3.根据权利要求1所述的集成电路结构，其中，所述第一单元还包括：
浅沟槽隔离(STI)结构，位于所述第一有源区和所述第二有源区之间。
4.根据权利要求1所述的集成电路结构，其中，
至少所述第一导轨与所述第一有源区的中心重叠，或
至少所述第二导轨与所述第二有源区的中心重叠。
5.根据权利要求1所述的集成电路结构，其中，所述第一单元还包括：
第一单元边缘；
第二单元边缘，为所述第一单元中的与所述第一单元边缘相对的一边缘；
第一伪栅极结构，在所述第二方向上延伸并且与所述第一单元边缘重叠，以及
第二伪栅极结构，在所述第二方向上延伸并且与所述第二单元边缘重叠。
6.根据权利要求1所述的集成电路结构，还包括：
通孔组，位于所述第一栅极结构上方，所述通孔组中的第一通孔在所述第二方向上与所述通孔组中的第二通孔分离。
7.根据权利要求1所述的集成电路结构，其中，
所述第一有源区具有第一类型掺杂剂，以及
所述第二有源区具有与所述第一类型掺杂剂不同的第二类型掺杂剂。
8.根据权利要求1所述的集成电路结构，还包括：
第二单元，与所述第一单元相邻，所述第二单元包括：
第三有源区，在所述第一方向上延伸并且位于所述第一层级处；
第四有源区，在所述第一方向上延伸，位于所述第一层级处，并且在所述第二方向上与所述第三有源区分离；
第二栅极结构，在所述第二方向上延伸，与所述第三有源区和所述第四有源区重叠，并且位于所述第二层级处；
第一单元边缘，以及
第二单元边缘，为所述第二单元中的与所述第一单元边缘相对的一边缘，
其中，所述第一有源区的中心与所述第二单元的所述第一单元边缘均位于在所述第一方向上延伸的同一直线上，所述第一导轨与所述第二单元的所述第一单元边缘和所述第一有源区的中心重叠，并且在所述第二方向上，所述第一单元的高度不同于所述第二单元的高度。
9.根据权利要求8所述的集成电路结构，还包括：
第三导轨，在所述第一方向上延伸，与所述第二单元的所述第二单元边缘重叠，配置为提供所述第二电源电压，并且位于所述第三层级处。
10.根据权利要求8所述的集成电路结构，其中，所述第二单元包括：
第三单元边缘；
第四单元边缘，为所述第二单元的与所述第三单元边缘相对的一边缘；
第一伪栅极结构，在所述第二方向上延伸并且与所述第三单元边缘重叠，以及
第二伪栅极结构，在所述第二方向上延伸并且与所述第四单元边缘重叠。
11.一种制造集成电路结构的方法，所述方法包括：
将第一单元布局图案放置在布局层级上，所述第一单元布局图案对应于制造集成电路结构的第一单元，所述第一单元布局图案包括第一单元布局图案边缘，以及位于所述第一单元的与所述第一单元布局图案边缘相对的一边缘上的第二单元布局图案边缘，放置所述第一单元布局图案包括：
将第一有源区布局图案放置在第一布局层级上，所述第一有源区布局图案对应于制造所述集成电路结构的第一有源区，所述第一有源区布局图案在第一方向上延伸；
将第二有源区布局图案放置在所述第一布局层级上，所述第二有源区布局图案对应于制造所述集成电路结构的第二有源区，所述第二有源区布局图案在所述第一方向上延伸并且在与所述第一方向不同的第二方向上与所述第一有源区布局图案分离，以及
将第一栅极布局图案放置在与所述第一布局层级不同的第二布局层级上，所述第一栅极布局图案对应于制造所述集成电路结构的第一栅极结构，所述第一栅极布局图案在所述第二方向上延伸，并且与所述第一有源区布局图案和所述第二有源区布局图案重叠；
将第一导轨布局图案放置在与所述第一布局层级和所述第二布局层级不同的第三布局层级上，所述第一导轨布局图案对应于制造所述集成电路结构的第一导轨，所述第一导轨配置为提供第一电源电压，所述第一导轨布局图案在所述第一方向上延伸并且与所述第一有源区布局图案重叠，以及
将第二导轨布局图案放置在所述第三布局层级上，所述第二导轨布局图案对应于制造所述集成电路结构的第二导轨，所述第二导轨配置为提供与所述第一电源电压不同的第二电源电压，所述第二导轨布局图案在所述第一方向上延伸，并且在所述第二方向上与所述第一导轨布局图案分离，所述第二导轨布局图案与所述第一单元布局图案的所述第一单元布局图案边缘或所述第二单元布局图案边缘不重叠，
其中，将上述布局图案中的至少一个存储在非暂时性计算机可读介质上，并且通过处理器实施上述操作中的至少一个操作；以及
基于集成电路的以上布局图案中的至少一个制造所述集成电路结构。
12.根据权利要求11所述的制造集成电路结构的方法，其中，放置所述第一单元布局图案还包括：
将鳍布局图案组放置在所述布局层级上，所述鳍布局图案组对应于制造所述集成电路结构的鳍组，所述鳍布局图案组在所述第一方向上延伸并且位于所述第一栅极布局图案之下，所述鳍布局图案组中的每个布局图案在所述第二方向上通过鳍间距与所述鳍布局图案组中的相邻布局图案分离。
13.根据权利要求11所述的制造集成电路结构的方法，其中，放置所述第一单元布局图案还包括：
将第一伪栅极布局图案放置在所述第一单元布局图案的第三单元布局图案边缘上方，所述第一伪栅极布局图案对应于制造所述集成电路结构的第一伪栅极结构，所述第一伪栅极布局图案在所述第二方向上延伸，以及
将第二伪栅极布局图案放置在所述第一单元布局图案的第四单元布局图案边缘上方，所述第二伪栅极布局图案对应于制造所述集成电路结构的第二伪栅极结构，所述第二伪栅极布局图案在所述第二方向上延伸，所述第一单元布局图案的所述第四单元布局图案边缘是所述第一单元布局图案的与所述第一单元布局图案的所述第三单元布局图案边缘相对的一边缘。
14.根据权利要求11所述的制造集成电路结构的方法，其中，放置所述第一单元布局图案还包括：
将通孔布局图案组放置在所述第一栅极布局图案上方，所述通孔布局图案组对应于制造所述集成电路结构的通孔组，所述通孔组连接至所述第一栅极结构。
15.根据权利要求11所述的制造集成电路结构的方法，还包括：
将第二单元布局图案放置在所述布局层级上，所述第二单元布局图案对应于制造所述集成电路结构的第二单元，所述第二单元布局图案与所述第一单元布局图案相邻，并且在所述第二方向上具有与所述第一单元布局图案的高度不同的高度，放置所述第二单元布局图案包括：
将第三有源区布局图案放置在所述第一布局层级上，所述第三有源区布局图案对应于制造所述集成电路结构的第三有源区，所述第三有源区布局图案在所述第一方向上延伸；
将第四有源区布局图案放置在所述第一布局层级上，所述第四有源区布局图案对应于制造所述集成电路结构的第四有源区，所述第四有源区布局图案在所述第一方向上延伸，并且在所述第二方向上与所述第三有源区布局图案分离，以及
将第二栅极布局图案放置在所述第二布局层级上，所述第二栅极布局图案对应于制造所述集成电路结构的第二栅极结构，所述第二栅极布局图案在所述第二方向上延伸，与所述第三有源区布局图案和所述第四有源区布局图案重叠；以及
将第三导轨布局图案放置在所述第三布局层级上，所述第三导轨布局图案对应于制造所述集成电路结构的第三导轨，所述第三导轨布局图案在所述第一方向上延伸，所述第三导轨配置为提供所述第二电源电压，其中，
所述第一有源区布局图案的中心与所述第二单元布局图案的第一单元布局图案边缘均位于在所述第一方向上延伸的同一直线上，
所述第一导轨布局图案与所述第二单元布局图案的所述第一单元布局图案边缘和所述第一有源区布局图案的中心重叠，以及
所述第三导轨布局图案与所述第二单元布局图案的第二单元布局图案边缘重叠，所述第二单元布局图案的所述第二单元布局图案边缘是所述第二单元布局图案的与所述第二单元布局图案的所述第一单元布局图案边缘相对的一边缘。
16.一种形成集成电路结构的方法，所述方法包括：
生成与制造所述集成电路结构的第一单元相对应的第一单元布局图案，生成所述第一单元布局图案包括：
生成与制造所述集成电路结构的第一有源区相对应的第一有源区布局图案；以及
生成与制造所述集成电路结构的第二有源区相对应的第二有源区布局图案，所述第一有源区布局图案和所述第二有源区布局图案在第一方向上延伸并且位于第一布局层级处，并且所述第二有源区布局图案在与所述第一方向不同的第二方向上与所述第一有源区布局图案分离；以及
生成与制造所述集成电路结构的第一导轨相对应的第一导轨布局图案，所述第一导轨布局图案在所述第一方向上延伸，与所述第一有源区布局图案重叠，并且位于与所述第一布局层级不同的第二布局层级处，所述第一导轨配置为提供第一电源电压，
其中，将以上布局图案中的至少一个存储在非暂时性计算机可读介质上，并且通过处理器实施以上操作中的至少一个操作；以及
基于集成电路的以上布局图案中的至少一个制造所述集成电路结构。
17.根据权利要求16所述的形成集成电路结构的方法，其中，生成所述第一单元布局图案还包括：
生成与制造所述集成电路结构的第一栅极结构相对应的第一栅极布局图案，所述第一栅极布局图案在所述第二方向上延伸，与所述第一有源区布局图案和所述第二有源区布局图案重叠，并且位于与所述第一布局层级和所述第二布局层级不同的第三布局层级处。
18.根据权利要求17所述的形成集成电路结构的方法，还包括：
生成与制造所述集成电路结构的第二导轨相对应的第二导轨布局图案，所述第二导轨布局图案在所述第一方向上延伸，与所述第二有源区布局图案重叠，位于所述第二布局层级处，在所述第二方向上与所述第一导轨布局图案分离，并且所述第二导轨配置为提供与所述第一电源电压不同的第二电源电压。
19.根据权利要求18所述的形成集成电路结构的方法，其中，生成所述第一单元布局图案还包括：
生成与制造所述集成电路结构的鳍组相对应的鳍布局图案组，所述鳍布局图案组在所述第一方向上延伸并且位于所述第一栅极布局图案之下，所述鳍布局图案组中的每个布局图案在所述第二方向上通过鳍间距与所述鳍布局图案组中的相邻布局图案分离；
生成与制造所述集成电路结构的通孔组相对应的通孔布局图案组，所述通孔布局图案组位于所述第一栅极布局图案上方，所述通孔组连接至所述第一栅极结构；
生成与制造所述集成电路结构的浅沟槽隔离结构相对应的浅沟槽隔离(STI)布局图案，所述浅沟槽隔离布局图案位于所述第一有源区布局图案和所述第二有源布局图案之间；
生成与制造所述集成电路结构的第一伪栅极结构相对应的第一伪栅极布局图案，所述第一伪栅极布局图案在所述第二方向上延伸并与所述第一单元布局图案的第一单元布局图案边缘重叠，以及
生成与制造所述集成电路结构的第二伪栅极结构相对应的第二伪栅极布局图案，所述第二伪栅极布局图案在所述第二方向上延伸并与所述第一单元布局图案的第二单元布局图案边缘重叠，所述第一单元布局图案的所述第二单元布局图案边缘是所述第一单元布局图案的与所述第一单元布局图案的所述第一单元布局图案边缘相对的一边缘。
20.根据权利要求19所述的形成集成电路结构的方法，还包括：
生成与制造所述集成电路结构的第二单元相对应的第二单元布局图案，所述第二单元布局图案与所述第一单元布局图案相邻，并且在所述第二方向上具有与所述第一单元布局图案的高度不同的高度，生成所述第二单元布局图案包括：
生成与制造所述集成电路结构的第三有源区相对应的第三有源区布局图案，所述第三有源区布局图案在所述第一方向上延伸并位于所述第一布局层级处；
生成与制造所述集成电路结构的第四有源区相对应的第四有源区布局图案，所述第四有源区布局图案在所述第一方向上延伸，位于所述第一布局层级处，以及在所述第二方向上与所述第三有源区布局图案分离，以及
生成与制造所述集成电路结构的第二栅极结构相对应的第二栅极布局图案，所述第二栅极布局图案在所述第二方向上延伸，与所述第三有源区布局图案和所述第四有源区布局图案重叠，并且位于所述第三布局层级处；以及
生成与制造所述集成电路结构的第三导轨相对应的第三导轨布局图案，所述第三导轨布局图案在所述第一方向上延伸，并且位于所述第二布局层级处，所述第三导轨配置为提供所述第二电源电压，其中，
所述第一有源区布局图案的中心与所述第二单元布局图案的第一单元布局图案边缘均位于在所述第一方向上延伸的同一直线上，
所述第一导轨布局图案与所述第二单元布局图案的所述第一单元布局图案边缘和所述第一有源区布局图案的中心重叠，以及
所述第三导轨布局图案与所述第二单元布局图案的第二单元布局图案边缘重叠，所述第二单元布局图案的所述第二单元布局图案边缘是所述第二单元布局图案的与所述第二单元布局图案的所述第一单元布局图案边缘相对的一边缘。
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