JP6115243B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
半導体素子の一例であるＰ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタでは
、Ｐ型シリコン（Ｓｉ）基板の上部にＮ型ウェルが形成され、Ｎ型ウェル内にソース／ドレイン領域、ゲート絶縁膜及びゲート電極等が形成されている。また、Ｐ型シリコン基板内に、Ｎ型ＭＯＳトランジスタが形成されたＰ型ウェルの周囲を、Ｎ型ウェルで取り囲むトリプルウェル構造が知られている。
特開平１１−２９７８５３号公報
トリプルウェル構造のうち、Ｐ型ウェルの下方のＮ型ウェルと、Ｐ型ウェルの水平方向にあるＮ型ウェルとの間の抵抗が高い場合、Ｉ／Ｏ部でラッチアップが発生するといった問題が生じる。本件は、基板内の第１導電型のウェルの下方に形成された第２導電型のウェルと、第１導電型のウェルの水平方向に形成された第２導電型のウェルとの間の抵抗を下げる技術を提供することを目的とする。
本件の一観点による半導体装置は、基板と、前記基板内に形成された第１導電型のウェルと、前記第１導電型のウェルの水平方向の前記基板内に形成され、前記基板の表面から第１の深さまで形成された第１領域と、前記基板の表面から前記第１の深さよりも深く形成され、前記第１ウェルと接続する第２領域と、を有する第２導電型の第２ウェルと、を備える。
本開示によれば、基板内の第１導電型のウェルの下方に形成された第２導電型のウェルと、第１導電型のウェルの水平方向に形成された第２導電型のウェルとの間の抵抗を下げることができる。
図１Ａは、半導体装置の断面図である。 図１Ｂは、半導体装置の平面図である。 図２は、実施形態に係る半導体装置の製造方法の工程を示す断面図（その１）である。 図３は、実施形態に係る半導体装置の製造方法の工程を示す断面図（その２）である。 図４は、実施形態に係る半導体装置の製造方法の工程を示す断面図（その３）である。 図５は、実施形態に係る半導体装置の製造方法の工程を示す断面図（その４）である。 図６は、実施形態に係る半導体装置の製造方法の工程を示す断面図（その５）である。 図７は、実施形態に係る半導体装置の製造方法の工程を示す断面図（その６）である。 図８は、実施形態に係る半導体装置の製造方法の工程を示す断面図（その７）である。 図９は、実施形態に係る半導体装置の製造方法の工程を示す断面図（その８）である。 図１０は、実施形態に係る半導体装置の製造方法の工程を示す断面図（その９）である。 図１１は、実施形態に係る半導体装置の製造方法の工程を示す断面図（その１０）である。 図１２は、実施形態に係る半導体装置の製造方法の工程を示す断面図（その１１）である。 図１３は、実施形態に係る半導体装置の製造方法の工程を示す断面図（その１２）である。 図１４は、実施形態に係る半導体装置の製造方法の工程を示す断面図（その１３）である。 図１５は、実施形態に係る半導体装置の製造方法の工程を示す断面図（その１４）である。 図１６は、実施形態に係る半導体装置の製造方法の工程を示す断面図（その１５）である。 図１７は、実施形態に係る半導体装置の製造方法の工程を示す断面図（その１６）である。 図１８は、実施形態に係る半導体装置の製造方法の工程を示す断面図（その１７）である。 図１９Ａは、半導体装置の平面図である。 図１９Ｂは、半導体装置の平面図である。 図２０は、半導体装置の平面図である。 図２１は、半導体装置の断面図である。 図２２は、検証条件を示す図である。 図２３Ａは、ＴＣＡＤシミュレーションの結果を示す図である。 図２３Ｂは、ＴＣＡＤシミュレーションの結果を示す図である。 図２４は、ＴＣＡＤシミュレーションの結果を示す図である。 図２５は、ＴＣＡＤシミュレーションの結果を示す図である。 図２６は、ＴＣＡＤシミュレーションの結果を示す図である。 図２７は、トリプルウェル構造を有する半導体装置の断面図である。
本願発明者が検討した結果、見出した課題について説明する。図２７は、トリプルウェル構造を有する半導体装置１０１の断面図である。図２７に示すように、半導体基板（Ｐ型シリコン基板）１０２上に素子分離絶縁膜１０３及び層間絶縁膜１０４が形成されている。また、図２７に示すように、半導体基板１０２内にＨＶＰＷ（High Voltage P Well
）１０５が形成され、ＨＶＰＷ１０５の周囲を取り囲むようにＤＮＷ（Deep N Well）１
０６及びＨＶＮＷ（High Voltage N Well）１０７が形成されている。ＨＶＰＷ１０５に
は、高電圧で駆動するＮ型ＭＯＳトランジスタ１１１が形成され、ＨＶＮＷ１０７には、高電圧で駆動するＰ型ＭＯＳトランジスタ１１２が形成されている。また、図２７に示すように、半導体基板１０２内にＬＶＰＷ（Low Voltage P Well）１０８及びＬＶＮＷ（Low Voltage N Well）１０９が形成されている。ＬＶＰＷ１０８には、低電圧で駆動するＮ型ＭＯＳトランジスタ１１３が形成され、ＬＶＮＷ１０９には、低電圧で駆動するＰ型ＭＯＳトランジスタ１１４が形成されている。
ＤＮＷ１０６とＨＶＮＷ１０７との接続部分の面積が小さい場合、ＤＮＷ１０６とＨＶＮＷ１０７との間の抵抗が高くなり、Ｉ／Ｏ部でのラッチアップが発生する。ＨＶＮＷ１０７を全体的に深く形成することにより、ＤＮＷ１０６とＨＶＮＷ１０７との接続部分の面積を大きくすると、ＨＶＮＷ１０７に形成されているＰ型ＭＯＳトランジスタ１１２の特性が変わる可能性がある。ＨＶＮＷ１０７とＨＶＮＷ１０７との間にＬＶＰＷ１０８が形成されている場合、ＨＶＮＷ１０７を全体的に深く形成することにより、ＬＶＰＷ１０８の耐圧が下がる。ＬＶＰＷ１０８の耐圧を上げるため、ＬＶＰＷ１０８を深く形成しようとすると、ＬＶＰＷ１０８全体が広がり、半導体装置１０１全体が大きくなってしまう。
以下、図面を参照して本実施形態に係る半導体装置及び半導体装置の製造方法について説明する。以下に示す半導体装置及び半導体装置の製造方法の構成は例示であり、本実施形態に係る半導体装置及び半導体装置の製造方法の構成は、以下に示す構成に限定されない。
本実施形態では、半導体素子の一例であるＮ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタを備える半導体装置１を例として説明する。図１Ａは、半導体装置１の断面図である。半導体装置１は、半導体基板２、素子分離絶縁膜３、Ｎ型ＭＯＳトランジスタ４Ａ、４Ｂ、Ｐ型ＭＯＳトランジスタ５Ａ、５Ｂ、層間絶縁膜６、コンタクトプラグ７及び配線８を有している。半導体基板２は、例えば、表面が（００１）面のＰ型の単結晶シリコン（Ｓｉ）基板である。
Ｎ型ＭＯＳトランジスタ４Ａは、高電圧で駆動するＮ型のＭＯＳトランジスタである。Ｎ型ＭＯＳトランジスタ４Ａが形成される領域（Ｎ型ＭＯＳ形成領域）９Ａにおける半導体基板２内に、ＨＶＰＷ（High Voltage P Well）１１が形成されている。ＨＶＰＷ１１
は、第１導電型のウェルの一例である。
半導体基板２内には、ＨＶＰＷ１１の下方にＤＮＷ（Deep N Well）１２が形成されて
いる。ＤＮＷ１２は、第２導電型の第１ウェルの一例である。半導体基板２内には、ＨＶＰＷ１１の水平方向にＨＶＮＷ（High Voltage N Well）１３が形成されている。ＨＶＮ
Ｗ１３は、第２導電型の第２ウェルの一例である。このように、半導体装置１は、ＨＶＰＷ１１の周囲をＤＮＷ１２及びＨＶＮＷ１３で取り囲むトリプルウェル構造となっている。
ＨＶＮＷ１３は、半導体基板２の表面から所定の深さ（第１の深さ）まで形成された浅い領域１３Ａと、半導体基板２の表面から所定の深さ（第１の深さ）よりも深く形成された深い領域１３Ｂとを有する。浅い領域１３Ａは、第１領域の一例である。深い領域１３Ｂは、第２領域の一例である。ＨＶＮＷ１３の浅い領域１３Ａは、半導体基板２の表面から下方向に向けて、半導体基板２内の第１の位置まで形成されており、ＨＶＮＷ１３の深い領域１３Ｂは、半導体基板２の表面から下方向に向けて、半導体基板２内の第２の位置まで形成されている。半導体基板２内の第２の位置は、半導体基板２内の第１の位置よりも深い位置である。
ＨＶＮＷ１３の深い領域１３Ｂは、ＨＶＮＷ１３の浅い領域１３Ａよりも半導体基板２内の深い位置まで形成されている。ＨＶＮＷ１３の深い領域１３Ｂは、ＤＮＷ１２と接続されており、ＤＮＷ１２とＨＶＮＷ１３との接続部分（接触部分）の面積が増大している。ＤＮＷ１２とＨＶＮＷ１３との接続部分の面積が増大することにより、ＤＮＷ１２とＨＶＮＷ１３との間の抵抗が低下する。
ＨＶＮＷ１３の浅い領域１３Ａの上方には素子分離絶縁膜３が形成されており、ＨＶＮ
Ｗ１３の深い領域１３Ｂの上方には素子分離絶縁膜３が形成されていない。すなわち、半導体装置１は、ＨＶＮＷ１３の浅い領域１３Ａの上方に半導体基板２に形成された素子分離絶縁膜３を有し、ＨＶＮＷ１３の深い領域１３Ｂの上方には、素子分離絶縁膜３の上面と連続する半導体基板２の上面が位置している。素子分離絶縁膜３は、ＳＴＩ（Shallow Trench Isolation）膜とも呼ばれる。ＨＶＰＷ１１とＨＶＮＷ１３との接続部分（境界）の上部に、不純物層１４が形成されている。不純物層１４上に、シリサイドブロック層１５が形成されている。
図１Ｂに示すように、ＨＶＮＷ１３が、ＨＶＰＷ１１の水平方向でＨＶＰＷ１１を囲むようにして、半導体基板２内にＨＶＮＷ１３が形成されている。図１Ｂは、半導体装置１の平面図である。図１Ｂでは、半導体装置１の一部の構成要素についての図示を省略している。図１Ｂに示す点線Ａは、ＨＶＰＷ１１とＨＶＮＷ１３との接続部分を示している。ＨＶＰＷ１１とＨＶＮＷ１３との接続部分の上部に形成されている不純物層１４を覆うようにシリサイドブロック層１５が形成されている。不純物層１４は、シリサイドブロック層１５によって覆われているため、図１Ｂでは、不純物層１４は、シリサイドブロック層１５によって隠れている。不純物層１４は、平面視で、ＨＶＰＷ１１とＨＶＮＷ１３との接続部分に沿って延伸された環状形状（リング形状）となっている。したがって、シリサイドブロック層１５は、平面視で、ＨＶＰＷ１１とＨＶＮＷ１３との接続部分に沿って延伸された環状形状（リング形状）となっている。
図１Ａの説明に戻る。Ｎ型ＭＯＳトランジスタ４Ａは、ゲート電極２１Ａ、サイドウォール絶縁膜２２Ａ、ゲート絶縁膜（図示せず）、ＬＤＤ（Lightly Doped Drain）領域２
３Ａ、ソース／ドレイン領域２４Ａ及びタップ領域２５Ａを有している。ゲート電極２１Ａ、ソース／ドレイン領域２４Ａ及びタップ領域２５Ａ上には、金属シリサイド層２６が形成されている。
Ｐ型ＭＯＳトランジスタ５Ａは、高電圧で駆動するＰ型のＭＯＳトランジスタである。Ｐ型ＭＯＳトランジスタ５Ａが形成される領域（Ｐ型ＭＯＳ形成領域）１０Ａにおける半導体基板２内に、ＨＶＮＷ１３が形成されている。Ｐ型ＭＯＳトランジスタ５Ａは、ゲート電極２１Ｂ、サイドウォール絶縁膜２２Ｂ、ゲート絶縁膜（図示せず）、ＬＤＤ（Lightly Doped Drain）領域２３Ｂ、ソース／ドレイン領域２４Ｂ及びタップ領域２５Ｂを有
している。ゲート電極２１Ｂ、ソース／ドレイン領域２４Ｂ及びタップ領域２５Ｂ上には、金属シリサイド層２６が形成されている。図１Ａの左端に図示されているＨＶＮＷ１３には、タップ領域２５Ｂが形成されているが、図１Ａではタップ領域２５Ｂの図示を省略している。
Ｎ型ＭＯＳトランジスタ４Ｂは、低電圧で駆動するＮ型のＭＯＳトランジスタである。Ｎ型ＭＯＳトランジスタ４Ｂが形成される領域（Ｎ型ＭＯＳ形成領域）９Ｂの半導体基板２内に、ＬＶＰＷ（Low Voltage P Well）３１Ａが形成されている。Ｎ型ＭＯＳトランジスタ４Ｂは、ゲート電極２１Ｃ、サイドウォール絶縁膜２２Ｃ、ゲート絶縁膜（図示せず）、ソース／ドレイン領域２４Ｃ、タップ領域２５Ｃ、ポケット領域２７Ａ及びエクステンション領域２８Ａを有している。ゲート電極２１Ｃ、ソース／ドレイン領域２４Ｃ及びタップ領域２５Ｃ上には、金属シリサイド層２６が形成されている。
Ｐ型ＭＯＳトランジスタ５Ｂは、低電圧で駆動するトランジスタである。Ｐ型ＭＯＳトランジスタ５Ｂが形成される領域（Ｐ型ＭＯＳ形成領域）１０Ｂにおける半導体基板２内に、ＬＶＮＷ（Low Voltage N Well）３２が形成されている。Ｐ型ＭＯＳトランジスタ５Ｂは、ゲート電極２１Ｄ、サイドウォール絶縁膜２２Ｄ、ゲート絶縁膜（図示せず）、ソース／ドレイン領域２４Ｄ、タップ領域２５Ｄ、ポケット領域２７Ｂ及びエクステンション領域２８Ｂを有している。ゲート電極２１Ｄ、ソース／ドレイン領域２４Ｄ及びタップ
領域２５Ｄ上には、金属シリサイド層２６が形成されている。
ＨＶＮＷ１３とＨＶＮＷ１３との間にＬＶＰＷ３１Ｂが形成されていてもよい。ＬＶＰＷ３１Ｂは、第１導電型の第２ウェルの一例である。ＬＶＰＷ３１Ｂは、ＨＶＮＷ１３の浅い領域１３Ａと隣接して半導体基板２内に形成されているため、ＬＶＰＷ３１Ｂの耐圧の低下が抑制されている。ＬＶＰＷ３１Ｂには、タップ領域２５Ｃが形成されているが、図１Ａではタップ領域２５Ｃの図示を省略している。
〈製造方法〉
実施形態に係る半導体装置１の製造方法について説明する。図２から図１８は、実施形態に係る半導体装置１の製造方法の各工程を示す断面図である。実施形態に係る半導体装置１の製造方法では、まず、図２に示す工程において、半導体基板２上にシリコン酸化膜（ＳｉＯ膜）４１を形成し、酸化膜４１上にシリコン窒化膜（ＳｉＮ膜）４２を形成する。例えば、熱酸化法により、シリコン酸化膜４１を形成し、例えば、ＣＶＤ（Chemical Vapor Deposition）法により、シリコン窒化膜４２を堆積する。図２に示す工程において
、フォトリソグラフィにより、素子分離絶縁膜３が形成される箇所が開口されたフォトレジスト膜４３を、シリコン窒化膜４２上に形成する。
次に、図３に示す工程において、フォトレジスト膜４３をマスクとしてドライエッチングを行うことにより、半導体基板２に溝４４を形成する。その後、例えば、アッシングにより、残存するフォトレジスト膜４３を除去する。
次いで、図４に示す工程において、ＣＶＤ法により、溝４４内にシリコン酸化膜を形成し、ＣＭＰ（Chemical Mechanical Polishing）により平坦化を行うことにより、半導体
基板２に素子分離絶縁膜３を形成する。ＳＴＩ法により半導体基板２に素子分離絶縁膜３を形成する例を示しているが、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）法により半導体基板２に素子分離絶縁膜３を形成してもよい。
次に、図５に示す工程において、例えば、熱酸化法により、半導体基板２上にシリコン酸化膜４５を形成する。シリコン酸化膜４５は、犠牲酸化膜として機能する。図５に示す工程において、フォトリソグラフィにより、半導体基板２上にフォトレジスト膜４６を形成する。図５に示す工程において、フォトレジスト膜４６をマスクとして、Ｐ型不純物をイオン注入することにより、半導体基板２内にＨＶＰＷ１１を形成する。図５に示す工程において、フォトレジスト膜４６をマスクとして、Ｎ型不純物をイオン注入することにより、半導体基板２内にＤＮＷ１２を形成する。同一のマスク（フォトレジスト膜４６）を用いて、Ｎ型ＭＯＳ形成領域９Ａにおける半導体基板２内にＨＶＰＷ１１及びＤＮＷ１２が形成される。
ＨＶＰＷ１１は、半導体基板２の表面から所定の深さに至る領域に形成される。例えば、硼素（Ｂ）を、加速エネルギー：１５０ｋｅＶ以上６００ｋｅＶ以下、注入量（ドーズ量）：１．０×１０12／ｃｍ2以上１．０×１０14／ｃｍ2以下、の条件でイオン注入することにより、ＨＶＰＷ１１を形成する。ＤＮＷ１２は、ＨＶＰＷ１１の下方に形成される。例えば、燐（Ｐ）を、加速エネルギー：７００ｋｅＶ以上４．０ＭｅＶ以下、注入量：１．０×１０12／ｃｍ2以上１．０×１０14／ｃｍ2以下、の条件でイオン注入することにより、ＤＮＷ１２を形成する。その後、例えば、アッシングにより、フォトレジスト膜４６を除去する。
次いで、図６に示す工程において、フォトリソグラフィにより、半導体基板２上にフォトレジスト膜４７を形成する。図６に示す工程において、フォトレジスト膜４７をマスクとして、Ｎ型不純物をイオン注入することにより、半導体基板２内にＨＶＮＷ１３を形成
する。例えば、ＨＶＮＷ１３は、ＨＶＰＷ１１の水平方向でＨＶＰＷ１１を囲むようにして、半導体基板２内に形成される。例えば、燐（Ｐ）を、加速エネルギー：３６０ｋｅＶ以上７００ｋｅＶ以下、注入量：１．０×１０12／ｃｍ2以上１．０×１０14／ｃｍ2以下、チルト角：０°、の条件でイオン注入することにより、ＨＶＮＷ１３を形成する。
図６に示すように、素子分離絶縁膜３が形成されている箇所の下方にはＨＶＮＷ１３が浅く形成され、素子分離絶縁膜３が形成されていない箇所の下方にはＨＶＮＷ１３が深く形成されている。すなわち、素子分離絶縁膜３が形成されている箇所の下方にＨＶＮＷ１３の浅い領域１３Ａが形成され、素子分離絶縁膜３が形成されていない箇所の下方にＨＶＮＷ１３の深い領域１３Ｂが形成されている。
ＨＶＰＷ１１とＨＶＮＷ１３との接続部分（境界）には、素子分離絶縁膜３が形成されていない。すなわち、素子分離絶縁膜３には、ＨＶＮＷ１３の深い領域１３Ｂを形成するための開口部が設けられ、素子分離絶縁膜３の開口部がＨＶＰＷ１１とＨＶＮＷ１３との接続部分に位置している。半導体基板２内にＨＶＮＷ１３を形成する際のイオン注入は、チャネリングが発生し得るチルト角で行われる。チャネリングが発生し得るチルト角は、例えば、０°であるが、チルト角０°以外の他のチャネリングが発生し得るチルト角でイオン注入を行ってもよい。ここでチャネリングとは、結晶構造を有する基板の原子が疎となっている方向からイオン注入を行ったときに、結晶の奥深くまでイオンが注入される確率が高まることをいう。
素子分離絶縁膜３の開口部（素子分離絶縁膜３が形成されていない箇所）から不純物が半導体基板２内の深い位置まで注入されることによって、ＨＶＮＷ１３が深い位置まで形成される。したがって、ＨＶＰＷ１１とＨＶＮＷ１３との接続部分の下方には、ＨＶＮＷ１３の深い領域１３Ｂが形成される。ＨＶＮＷ１３の深い領域１３Ｂは、ＤＮＷ１２と接続されている。ＨＶＮＷ１３が深い位置まで形成されることにより、ＤＮＷ１２とＨＶＮＷ１３との接続部分の面積が増大し、ＤＮＷ１２とＨＶＮＷ１３との間の抵抗が低下する。
その後、例えば、アッシングにより、フォトレジスト膜４７を除去する。次に、図７に示す工程において、フォトリソグラフィにより、半導体基板２上にフォトレジスト膜４８を形成する。図７に示す工程において、フォトレジスト膜４８をマスクとして、Ｐ型不純物をイオン注入することにより、半導体基板２内にＬＶＰＷ３１Ａ及び３１Ｂを形成する。ＬＶＰＷ３１Ａが、ＨＶＮＷ１３の水平方向でＨＶＮＷ１３と隣接するようにして、半導体基板２内に形成される。ＬＶＰＷ３１Ｂが、ＨＶＮＷ１３の水平方向でＨＶＮＷ１３の浅い領域１３Ａと隣接するようにして、半導体基板２内に形成される。ＬＶＰＷ３１Ｂは、ＨＶＮＷ１３とＨＶＮＷ１３との間に形成されてもよい。例えば、硼素（Ｂ）を、加速エネルギー：７５ｋｅＶ以上３００ｋｅＶ以下、注入量：１．２×１０13／ｃｍ2以上
１．０×１０14／ｃｍ2以下、の条件でイオン注入することにより、ＬＶＰＷ３１Ａ及び
３１Ｂを形成する。その後、例えば、アッシングにより、フォトレジスト膜４８を除去する。
次いで、図８に示す工程において、フォトリソグラフィにより、半導体基板２上にフォトレジスト膜４９を形成する。図８に示す工程において、フォトレジスト膜４９をマスクとして、Ｎ型不純物をイオン注入することにより、半導体基板２内にＬＶＮＷ３２を形成する。例えば、ＬＶＮＷ３２が、ＬＶＰＷ３１Ａの水平方向でＬＶＰＷ３１Ａと隣接するようにして、半導体基板２内にＬＶＮＷ３２が形成される。例えば、燐（Ｐ）を、加速エネルギー：１２０ｋｅＶ以上７００ｋｅＶ以下、注入量：１．２×１０13／ｃｍ2以上１
．０×１０14／ｃｍ2以下、の条件でイオン注入することにより、ＬＶＮＷ３２を形成す
る。その後、例えば、アッシングにより、フォトレジスト膜４９を除去する。
次に、図９に示す工程において、シリコン酸化膜４５を除去した後、半導体基板２上にゲート絶縁膜（図示せず）及びゲート電極２１Ａ〜２１Ｄを形成する。ゲート絶縁膜は、ゲート電極２１Ａ〜２１Ｄの直下に形成される。例えば、熱酸化法により半導体基板２上にシリコン酸化膜を形成し、ＣＶＤ法によりシリコン酸化膜上にポリシリコン膜を形成する。その後、フォトリソグラフィ及びドライエッチングで、シリコン酸化膜及びポリシリコン膜をパターニングすることにより、半導体基板２上にゲート絶縁膜及びゲート電極２１Ａ〜２１Ｄを形成する。
次いで、図１０に示す工程において、フォトリソグラフィにより、半導体基板２上にフォトレジスト膜５０を形成する。図１０に示す工程において、ゲート電極２１Ａ及びフォトレジスト膜５０をマスクとして、Ｎ型不純物をイオン注入することにより、ＨＶＰＷ１１とＨＶＮＷ１３との接続部分の上部に不純物層１４を形成し、ＨＶＰＷ１１内にＬＤＤ領域２３Ａを形成する。ＨＶＰＷ１１とＨＶＮＷ１３との接続部分における半導体基板２の露出面の全面にＮ型不純物がイオン注入されることにより、不純物層１４が、ＨＶＰＷ１１とＨＶＮＷ１３との接続部分における半導体基板２の露出面の全体に形成される。例えば、燐（Ｐ）を、加速エネルギー：１ｋｅＶ以上８０ｋｅＶ以下、注入量：２．０×１０12／ｃｍ2以上１．０×１０15／ｃｍ2以下、の条件でイオン注入することにより、不純物層１４及びＬＤＤ領域２３Ａを形成する。その後、例えば、アッシングにより、フォトレジスト膜５０を除去する。
次に、図１１に示す工程において、フォトリソグラフィにより、半導体基板２上にフォトレジスト膜５１を形成する。図１１に示す工程において、ゲート電極２１Ｂ及びフォトレジスト膜５１をマスクとして、Ｐ型不純物をイオン注入することにより、ＨＶＮＷ１３内にＬＤＤ領域２３Ｂを形成する。例えば、硼素（Ｂ）を、加速エネルギー：０．５ｋｅＶ以上６０ｋｅＶ以下、注入量：２．０×１０12／ｃｍ2以上１．０×１０15／ｃｍ2以下、の条件でイオン注入することにより、ＬＤＤ領域２３Ｂを形成する。その後、例えば、アッシングにより、フォトレジスト膜５１を除去する。
次いで、図１２に示す工程において、フォトリソグラフィにより、半導体基板２上にフォトレジスト膜５２を形成する。図１２に示す工程において、ゲート電極２１Ｃ及びフォトレジスト膜５２をマスクとして、Ｐ型不純物をイオン注入することにより、ＬＶＰＷ３１Ａ内にポケット領域２７Ａを形成する。図１２に示す工程において、ゲート電極２１Ｃ及びフォトレジスト膜５２をマスクとして、Ｎ型不純物をイオン注入することにより、ＬＶＰＷ３１Ａ内にエクステンション領域２８Ａを形成する。例えば、インジウム（Ｉｎ）を、加速エネルギー：１０ｋｅＶ以上８０ｋｅＶ以下、注入量：１．０×１０12／ｃｍ2
以上１．０×１０15／ｃｍ2以下、の条件でイオン注入することにより、ポケット領域２
７Ａを形成する。例えば、砒素（Ａｓ）を、加速エネルギー：０．５ｋｅＶ以上１０ｋｅＶ以下、注入量：１．０×１０13／ｃｍ2以上１．０×１０16／ｃｍ2以下、の条件でイオン注入することにより、エクステンション領域２８Ａを形成する。その後、例えば、アッシングにより、フォトレジスト膜５２を除去する。
次に、図１３に示す工程において、フォトリソグラフィにより、半導体基板２上にフォトレジスト膜５３を形成する。図１３に示す工程において、ゲート電極２１Ｄ及びフォトレジスト膜５３をマスクとして、Ｎ型不純物をイオン注入することにより、ＬＶＮＷ３２内にポケット領域２７Ｂを形成する。図１３に示す工程において、ゲート電極２１Ｄ及びフォトレジスト膜５３をマスクとして、Ｐ型不純物をイオン注入することにより、ＬＶＮＷ３２内にエクステンション領域２８Ｂを形成する。例えば、燐（Ｐ）を、加速エネルギー：１０ｋｅＶ以上８０ｋｅＶ以下、注入量：１．０×１０12／ｃｍ2以上１．０×１０15／ｃｍ2以下、の条件でイオン注入することにより、ポケット領域２７Ｂを形成する。例
えば、硼素（Ｂ）を、加速エネルギー：０．１ｋｅＶ以上５ｋｅＶ以下、注入量：１．０×１０13／ｃｍ2以上１．０×１０16／ｃｍ2以下、の条件でイオン注入することにより、エクステンション領域２８Ｂを形成する。その後、例えば、アッシングにより、フォトレジスト膜５３を除去する。
次いで、図１４に示す工程において、例えば、ＣＶＤ法により、半導体基板２の全面にシリコン酸化膜５４を堆積する。次に、図１５に示す工程において、フォトリソグラフィにより、不純物層１４を覆うフォトレジスト膜５５をシリコン酸化膜５４上に形成する。
図１６に示す工程において、フォトレジスト膜５５をマスクとして、ドライエッチングを行うことにより、半導体基板２の全面に堆積されたシリコン酸化膜５４をパターニングする。半導体基板２の全面に堆積されたシリコン酸化膜５４がパターニングされることにより、不純物層１４を覆うシリサイドブロック層１５が半導体基板２上に形成される。ゲート電極２１Ａ〜２１Ｄの側面には、サイドウォール絶縁膜２２Ａ〜２２Ｄが自己整合的に形成される。その後、例えば、アッシングにより、フォトレジスト膜５５を除去する。
図１６に示す工程において、フォトリソグラフィにより、半導体基板２上に、ソース／ドレイン領域２４Ａ及び２４Ｃが形成される箇所が開口されたフォトレジスト膜（図示せず）を形成する。図１６に示す工程において、ゲート電極２１Ａ、２１Ｃ、サイドウォール絶縁膜２２Ａ、２２Ｃ及びフォトレジスト膜をマスクとして、Ｎ型不純物をイオン注入する。Ｎ型不純物をイオン注入することにより、ＨＶＰＷ１１内にソース／ドレイン領域２４Ａを形成し、ＬＶＰＷ３１Ａ内にソース／ドレイン領域２４Ｃを形成する。その後、例えば、アッシングにより、フォトレジスト膜を除去する。
図１６に示す工程において、フォトリソグラフィにより、半導体基板２上に、ソース／ドレイン領域２４Ｂ及び２４Ｄが形成される箇所が開口されたフォトレジスト膜（図示せず）を形成する。図１６に示す工程において、ゲート電極２１Ｂ、２１Ｄ、サイドウォール絶縁膜２２Ｂ、２２Ｄ及びフォトレジスト膜をマスクとして、Ｐ型不純物をイオン注入する。Ｐ型不純物をイオン注入することにより、ＨＶＮＷ１３内にソース／ドレイン領域２４Ｂを形成し、ＬＶＮＷ３２内にソース／ドレイン領域２４Ｄを形成する。その後、例えば、アッシングにより、フォトレジスト膜を除去する。
図１６に示す工程において、フォトリソグラフィにより、半導体基板２上に、タップ領域２５Ａ及び２５Ｃが形成される箇所が開口されたフォトレジスト膜（図示せず）を形成する。図１６に示す工程において、フォトレジスト膜をマスクとして、Ｐ型不純物をイオン注入する。Ｐ型不純物をイオン注入することにより、ＨＶＰＷ１１内にタップ領域２５Ａを形成し、ＬＶＰＷ３１Ａ内にタップ領域２５Ｃを形成する。その後、例えば、アッシングにより、フォトレジスト膜を除去する。
図１６に示す工程において、フォトリソグラフィにより、半導体基板２上に、タップ領域２５Ｃ及び２５Ｄが形成される箇所が開口されたフォトレジスト膜（図示せず）を形成する。図１６に示す工程において、フォトレジスト膜をマスクとして、Ｎ型不純物をイオン注入する。Ｎ型不純物をイオン注入することにより、ＨＶＮＷ１３内にタップ領域２５Ｂを形成し、ＬＶＮＷ３２内にタップ領域２５Ｄを形成する。その後、例えば、アッシングにより、フォトレジスト膜を除去する。
図１７に示す工程において、半導体基板２の全面に、例えば、チタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）等の金属膜を形成した後、熱処理を行う。これにより、ゲート電極２１Ａ〜２１Ｄ、ソース／ドレイン領域２４Ａ〜２４Ｄ及びタップ領域２５Ａ〜２５Ｄ上に金属シリサイド層２６が形成される。不純物層１４を覆うようにシリサイドブ
ロック層１５が形成されているため、不純物層１４上には金属シリサイド層２６が形成されていない。そのため、金属シリサイド層２６を介したＨＶＰＷ１１とＨＶＮＷ１３との短絡を抑止することができる。例えば、薬液処理により、未反応の金属膜を選択的に除去する。
図１８に示す工程において、例えば、ＣＶＤ法により、半導体基板２の全面にシリコン酸化膜を堆積することにより、半導体基板２上に層間絶縁膜６を形成する。図１８に示す工程において、コンタクトプラグ７が形成される箇所が開口されたフォトレジスト膜（図示せず）を形成する。フォトレジスト膜をマスクとして、層間絶縁膜６をドライエッチングすることにより、層間絶縁膜６にコンタクト孔を形成する。例えば、アッシングにより、フォトレジスト膜を除去する。例えば、ＣＶＤ法により、層間絶縁膜６のコンタクト孔に、例えば、窒化チタン（ＴｉＮ）膜及びタングステン（Ｗ）膜等を堆積する。ＣＭＰにより、層間絶縁膜６上の余分な窒化チタン膜及びタングステン膜等を除去することにより、層間絶縁膜６内にコンタクトプラグ７を形成する。
図１８に示す工程において、例えば、スパッタリングにより、層間絶縁膜６上にアルミニウム（Ａｌ）及び銅（Ｃｕ）等の金属膜を形成する。図１８に示す工程において、配線８が形成される箇所が開口されたフォトレジスト膜（図示せず）を形成する。フォトレジスト膜をマスクとして、金属膜をドライエッチングすることにより、層間絶縁膜６上に第１層目の配線８を形成する。例えば、アッシングにより、フォトレジスト膜を除去する。配線８を形成した後、第２層目以降の配線の形成等、所望のバックエンドプロセスが行われ、半導体装置１が製造される。
上記では、ＨＶＮＷ１３が浅い領域１３Ａ及び深い領域１３Ｂを有する半導体装置１及び半導体装置１の製造方法の一例を示している。この例に限らず、ｎ型、ｐ型の導電型を反転することにより、ＨＶＰＷ１１が浅い領域及び深い領域を有し、ＨＶＰＷ１１の深い領域が、ＨＶＮＷ１３の下方に形成されたＤＰＷ（Deep P Well）と接続されるようにし
てもよい。
上記説明した実施形態を以下のように変形してもよい。以下の変形例１から変形例５を組み合わせて、本実施形態に係る半導体装置及び半導体装置の製造方法に適用してもよい。
〈変形例１〉
上記では、不純物層１４及びシリサイドブロック層１５が、平面視で、ＨＶＰＷ１１とＨＶＮＷ１３との接続部分に沿って延伸された環状形状である例を示している。この例に限らず、不純物層１４及びシリサイドブロック層１５は、ＨＶＰＷ１１とＨＶＮＷ１３との接続部分の一部を跨ぐ矩形形状、楕円形状又は円形形状であってもよい。
例えば、図１９Ａに示すように、複数の不純物層１４及び複数のシリサイドブロック層１５が、ＨＶＰＷ１１とＨＶＮＷ１３との接続部分の一部を跨いでいてもよい。図１９Ａは、半導体装置１の平面図である。図１９Ａでは、変形例１におけるＨＶＰＷ１１、ＨＶＮＷ１３及びシリサイドブロック層１５を図示し、それ以外の構成要素についての図示を省略している。ＨＶＰＷ１１とＨＶＮＷ１３との接続部分の上部に形成されている不純物層１４を覆うようにシリサイドブロック層１５が形成されている。不純物層１４は、シリサイドブロック層１５によって覆われているため、図１９Ａでは、不純物層１４は、シリサイドブロック層１５によって隠れている。ＨＶＮＷ１１とＨＶＰＷ１３との接続部分のうち、シリサイドブロック層１５で覆われていない部分は、素子分離絶縁膜３（図示せず）で覆われている。不純物層１４及びシリサイドブロック層１５は、平面視で、ＨＶＰＷ１１とＨＶＮＷ１３との接続部分に沿って、分断されて形成されている。ＨＶＮＷ１１と
ＨＶＰＷ１３との接続部分は、シリサイドブロック層１５及び素子分離絶縁膜３（図示せず）で覆われている。そのため、変形例１においてもＨＶＮＷ１１とＨＶＰＷ１３とを短絡する金属シリサイド層２６の形成を抑止できる。
例えば、図１９Ｂに示すように、一つの不純物層１４及び一つのシリサイドブロック層１５が、ＨＶＰＷ１１とＨＶＮＷ１３との接続部分の一部を跨ぎ、それ以外の当該接続部分は素子分離絶縁膜３（図示せず）で覆われていてもよい。図１９Ｂは、半導体装置１の平面図である。図１９Ｂでは、半導体装置１の一部の構成要素についての図示を省略している。ＨＶＰＷ１１とＨＶＮＷ１３との接続部分の上部に形成されている不純物層１４を覆うようにシリサイドブロック層１５が形成されている。不純物層１４は、シリサイドブロック層１５によって覆われているため、図１９Ｂでは、不純物層１４は、シリサイドブロック層１５によって隠れている。図１９Ｂに示す例では、一つの不純物層１４及び一つのシリサイドブロック層１５が、平面視で、ＨＶＰＷ１１とＨＶＮＷ１３との接続部分の一部を跨ぐようにして形成されている。
〈変形例２〉
上記では、ＨＶＮＷ１３が、ＨＶＰＷ１１の水平方向でＨＶＰＷ１１を囲むようにして、半導体基板２内にＨＶＮＷ１３を形成する例を示している。この例に限らず、ＨＶＮＷ１３が、ＨＶＰＷ１１の水平方向でＨＶＰＷ１１の一部と接するようにして、半導体基板２内にＨＶＮＷ１３を形成してもよい。例えば、図２０に示すように、ＨＶＮＷ１３が、ＨＶＰＷ１１の水平方向でＨＶＰＷ１１の一部と接するようにして、半導体基板２内にＨＶＮＷ１３を形成してもよい。図２０は、半導体装置１の平面図である。図２０では、変形例２におけるＨＶＰＷ１１、ＨＶＮＷ１３及びシリサイドブロック層１５を図示し、それ以外の構成要素についての図示を省略している。
ＨＶＰＷ１１とＨＶＮＷ１３との接続部分の上部に形成されている不純物層１４を覆うようにシリサイドブロック層１５が形成されている。また、ＨＶＰＷ１１の外周のうち、シリサイドブロック層１５が形成されていない部分は素子分離絶縁膜３（図示せず）で覆われている。そのため、変形例２においてもＨＶＮＷ１１とＨＶＰＷ１３とを短絡する金属シリサイド層２６の形成を抑止できる。不純物層１４は、シリサイドブロック層１５によって覆われているため、図２０では、不純物層１４は、シリサイドブロック層１５によって隠れている。図２０に示す例では、一つの不純物層１４及び一つのシリサイドブロック層１５が、平面視で、ＨＶＰＷ１１とＨＶＮＷ１３との接続部分の一部を跨ぐようにして形成されている。
〈変形例３〉
上記では、Ｎ型不純物をイオン注入することにより、ＨＶＰＷ１１とＨＶＮＷ１３との接続部分の上部に不純物層１４を形成する例を示している。この例に限らず、Ｐ型不純物をイオン注入することにより、ＨＶＰＷ１１とＨＶＮＷ１３との接続部分の上部に不純物層１４を形成してもよい。この場合、図１０に示す工程において、ＨＶＰＷ１１とＨＶＮＷ１３との接続部分における半導体基板２の露出面の全体を覆うように、フォトレジスト膜５０を形成する。これにより、ＨＶＰＷ１１とＨＶＮＷ１３との接続部分における半導体基板２の露出面にＮ型不純物を注入しないようにしておく。
図１１に示す工程において、フォトリソグラフィにより、ＨＶＰＷ１１とＨＶＮＷ１３との接続部分における半導体基板２の露出面が開口されたフォトレジスト膜５１を半導体基板２上に形成する。図１１に示す工程において、ゲート電極２１Ｂ及びフォトレジスト膜５１をマスクとして、Ｐ型不純物をイオン注入することにより、ＨＶＰＷ１１とＨＶＮＷ１３との接続部分の上部に不純物層１４を形成し、ＨＶＮＷ１３内にＬＤＤ領域２３Ｂを形成する。ＨＶＰＷ１１とＨＶＮＷ１３との接続部分における半導体基板２の露出面の
全体にＰ型不純物をイオン注入することにより、不純物層１４が、ＨＶＰＷ１１とＨＶＮＷ１３との接続部分における半導体基板２の露出面の全体に形成される。
〈変形例４〉
上記では、不純物層１４を、ＨＶＰＷ１１とＨＶＮＷ１３との接続部分における半導体基板２の露出面の全体に形成する例を示している。この例に限らず、図２１に示すように、不純物層１４を、ＨＶＰＷ１１とＨＶＮＷ１３との接続部分における半導体基板２の露出面の一部に形成してもよい。図２１は、半導体装置１の断面図である。ＨＶＰＷ１１とＨＶＮＷ１３との接続部分における半導体基板２の露出面の一部にＮ型不純物又はＰ型不純物をイオン注入することにより、不純物層１４が、ＨＶＰＷ１１とＨＶＮＷ１３との接続部分における半導体基板２の露出面の一部に形成される。
〈変形例５〉
上記では、ＨＶＰＷ１１とＨＶＮＷ１３との接続部分における半導体基板２の露出面に不純物層１４を形成する例を示している。この例に限らず、ＨＶＰＷ１１とＨＶＮＷ１３との接続部分における半導体基板２の露出面に不純物層１４を形成しないようにしてもよい。この場合、ＨＶＰＷ１１とＨＶＮＷ１３との接続部分における半導体基板２の露出面を覆うようにフォトレジスト膜を形成して、ＨＶＰＷ１１とＨＶＮＷ１３との接続部分における半導体基板２の露出面にＮ型不純物又はＰ型不純物をイオン注入しないようにする。
〈検証〉
図２２に示す条件を用いて製造された半導体装置１について、ＴＣＡＤ（Technology Computer Aided Design）シミュレーションを行い、ＨＶＮＷ１３の深さ及びＤＮＷ１２とＨＶＮＷ１３との間の抵抗を測定した。また、図２２に示す条件を用いて製造された半導体装置１０１について、ＴＣＡＤ（Technology Computer Aided Design）シミュレーションを行い、ＨＶＮＷ１０７の深さ及びＤＮＷ１０６とＨＶＮＷ１０７との間の抵抗を測定した。図２３Ａは、ＴＣＡＤシミュレーションの結果を示す図であって、半導体装置１０１の断面を示している。図２３Ｂは、ＴＣＡＤシミュレーションの結果を示す図であって、半導体装置１の断面を示している。
図２２の検証条件Ａ及びＢは、半導体装置１０１のＨＶＰＷ１０５、ＤＮＷ１０６及びＨＶＮＷ１０７を形成する際のイオン注入の条件を示している。ＨＶＰＷ１０５を形成する際のＰ型不純物は硼素（Ｂ）であり、ＤＮＷ１０６及びＨＶＮＷ１０７を形成する際のＮ型不純物は燐（Ｐ）である。半導体装置１０１では、ＨＶＰＷ１０５とＨＶＮＷ１０７との接続部分の上部に素子分離絶縁膜１０３を形成した状態で、半導体基板１０２内にＨＶＮＷ１０７が形成されている。
図２２の検証条件Ｃ及びＤは、半導体装置１のＨＶＰＷ１１、ＤＮＷ１２、ＨＶＮＷ１３及び不純物層１４を形成する際のイオン注入の条件を示している。ＨＶＰＷ１１を形成する際のＰ型不純物は硼素（Ｂ）であり、ＤＮＷ１２及びＨＶＮＷ１３を形成する際のＮ型不純物は燐（Ｐ）である。不純物層１４は、Ｎ型の不純物である燐（Ｐ）を用いて形成されている。半導体装置１では、ＨＶＰＷ１１とＨＶＮＷ１３との接続部分の上部に素子分離絶縁膜３を形成しない状態で、半導体基板２内にＨＶＮＷ１３が形成されている。
図２３Ａの検証結果Ａは、図２２に示す検証条件Ａを用いて製造された半導体装置１０１の断面を示している。図２３Ａの検証結果Ｂは、図２２に示す検証条件Ｂを用いて製造された半導体装置１０１の断面を示している。図２３Ｂの検証結果Ｃは、図２２に示す検証条件Ｃを用いて製造された半導体装置１の断面を示している。図２３Ｂの検証結果Ｄは、図２２に示す検証条件Ｄを用いて製造された半導体装置１の断面を示している。
図２４及び図２５は、ＴＣＡＤシミュレーションの結果を示す図であって、図２３Ａ及び図２３Ｂの点線で示す箇所における半導体基板２及び１０２の表面からの深さに対して、不純物の濃度がプロットされている。図２４は、不純物をイオン注入した直後の不純物の濃度が示されている。図２５は、半導体装置１及び半導体装置１０１の製造後における不純物の濃度が示されている。図２４及び図２５の点線Ａは、図２３Ａの検証結果Ａに対応し、図２４及び図２５の点線Ｂは、図２３Ａの検証結果Ｂに対応している。図２４及び図２５の実線Ｃは、図２３Ｂの検証結果Ｃに対応し、図２４及び図２５の実線Ｄは、図２３Ｂの検証結果Ｄに対応している。図２４及び図２５に示すように、図２２に示す検証条件４を用いてＨＶＮＷ１３が形成される場合、半導体基板２の表面から深い位置まで不純物が注入されている。
ＨＶＰＷ１１とＨＶＮＷ１３との接続部分の上部に素子分離絶縁膜３を形成しない状態で、チルト角０°で不純物をイオン注入することにより、ＨＶＮＷ１３が深い位置まで形成される。この結果から、ＨＶＰＷ１１とＨＶＮＷ１３との接続部分の上部に素子分離絶縁膜３を形成しない状態において、チルト角０°で不純物をイオン注入することにより、チャネリングが発生し得ることがわかる。ただし、チルト角０°は、チャネリングが発生し得るチルト角の一例である。ＨＶＰＷ１１とＨＶＮＷ１３との接続部分の上部に素子分離絶縁膜３を形成しない状態において、チルト角０°以外の他のチルト角で不純物をイオン注入することにより、チャネリングは発生し得る。
図２６は、ＴＣＡＤシミュレーションの結果を示す図である。図２６の検証結果Ａは、図２２の検証条件Ａを用いて製造された半導体装置１０１について、ＤＮＷ１０６とＨＶＮＷ１０７との間の抵抗値を示している。図２６の検証結果Ｂは、図２２の検証条件Ｂを用いて製造された半導体装置１０１について、ＤＮＷ１０６とＨＶＮＷ１０７との間の抵抗値を示している。図２６の検証結果Ｃは、図２２の検証条件Ｃを用いて製造された半導体装置１について、ＤＮＷ１２とＨＶＮＷ１３との間の抵抗値を示している。図２６の検証結果Ｄは、図２２の検証条件Ｄを用いて製造された半導体装置１について、ＤＮＷ１２とＨＶＮＷ１３との間の抵抗値を示している。
図２６に示すように、図２２の検証条件Ｄを用いて製造された半導体装置１では、ＤＮＷ１２とＨＶＮＷ１３との接続部分の面積が増大することにより、ＤＮＷ１２とＨＶＮＷ１３との間の抵抗値が低下している。図２２の検証条件Ｄを用いて製造された半導体装置１のＤＮＷ１２とＨＶＮＷ１３との間の抵抗値が、図２２の検証条件Ａ及びＢを用いて製造された半導体装置１０１のＤＮＷ１０６とＨＶＮＷ１０７との間の抵抗値よりも約４５％低減されている。
以上の実施形態に関し、更に以下の付記を示す。
（付記１）
基板と、
前記基板内に形成された第１導電型のウェルと、
前記第１導電型のウェルの下方の前記基板内に形成された第２導電型の第１ウェルと、
前記第１導電型のウェルの水平方向の前記基板内に形成され、前記基板の表面から第１の深さまで形成された第１領域と、前記基板の表面から前記第１の深さよりも深く形成され、前記第１ウェルと接続する第２領域と、を有する第２導電型の第２ウェルと、を備えることを特徴とする半導体装置。
（付記２）
前記第１領域の上方に、前記基板に形成された絶縁膜を有し、
前記第２領域の上方には、前記絶縁膜の上面と連続する前記基板の上面が位置することを特徴とする付記１に記載の半導体装置。
（付記３）
前記第１領域と隣接して前記基板内に形成された第１導電型の第２ウェルを備えることを特徴とする付記１又は２に記載の半導体装置。
（付記４）
前記第１導電型のウェルと前記第２導電型の第２ウェルとの接続部分の上部に不純物層が形成されていることを特徴とする付記１から３の何れか一項に記載の半導体装置。
（付記５）
前記不純物層上には、シリサイドブロック層が形成されていることを特徴とする付記４に記載の半導体装置。
（付記６）
基板内に第１導電型のウェルを形成する工程と、
前記第１導電型のウェルの下方の前記基板内に第２導電型の第１ウェルを形成する工程と、
前記基板の表面から第１の深さの第１領域と、前記第１ウェルと接続し、前記基板の表面から前記第１の深さよりも深い深さの第２領域と、を有する第２導電型の第２ウェルを、前記第１導電型の第１ウェルの水平方向の前記基板内に形成する工程と、を備えることを特徴とする半導体装置の製造方法。
（付記７）
前記第２ウェルを形成する工程の前に、前記基板に絶縁膜を形成する工程を備え、
前記第１領域の上方には、前記絶縁膜が形成されており、
前記第２領域の上方には、前記絶縁膜の上面と連続する前記基板の上面が位置することを特徴とする付記６に記載の半導体装置の製造方法。
（付記８）
前記第１領域と隣接するように前記基板内に第１導電型の第２ウェルを形成する工程を備えることを特徴とする付記６又は７に記載の半導体装置の製造方法。
（付記９）
前記第２導電型の第２ウェルを形成する工程は、チャネリングが発生し得るチルト角で不純物を注入することによって行われることを特徴とする付記６から８の何れか一項に記載の半導体装置の製造方法。
（付記１０）
前記第１導電型のウェルと前記第２導電型の第２ウェルとの接続部分の上部に不純物層を形成する工程を備えることを特徴とする付記６から９の何れか一項に記載の半導体装置の製造方法。
（付記１１）
前記不純物層上に、シリサイドブロック層を形成する工程を備えることを特徴とする付記１０に記載の半導体装置の製造方法。
１、１０１ 半導体装置
２、１０２ 半導体基板
３、１０３ 素子分離絶縁膜
４Ａ、４Ｂ Ｎ型ＭＯＳトランジスタ
５Ａ、５Ｂ Ｐ型ＭＯＳトランジスタ
６、１０４ 層間絶縁膜
７ コンタクトプラグ
８ 配線
９Ａ、９Ｂ Ｎ型ＭＯＳ形成領域
１０Ａ、１０Ｂ Ｐ型ＭＯＳ形成領域
１１、１０５ ＨＶＰＷ
１２、１０６ ＤＮＷ
１３、１０７ ＨＶＮＷ
１３Ａ 浅い領域
１３Ｂ 深い領域
１４ 不純物層
１５ シリサイドブロック層
２１Ａ〜２１Ｄ ゲート電極
２２Ａ〜２２Ｄ サイドウォール絶縁膜
２３Ａ、２３Ｂ ＬＤＤ領域
２４Ａ〜２４Ｄ ソース／ドレイン領域
２５Ａ〜２５Ｄ タップ領域
２６ 金属シリサイド層
２７Ａ、２７Ｂ ポケット領域
２８Ａ、２８Ｂ エクステンション領域
３１Ａ、３１Ｂ、１０８ ＬＶＰＷ
３２、１０９ ＬＶＮＷ

Claims (5)

  1. 基板と、
    前記基板内に形成された第１導電型のウェルと、
    前記第１導電型のウェルの下方の前記基板内に形成された第２導電型の第１ウェルと、
    前記第１導電型のウェルの水平方向の前記基板内に形成され、前記基板の表面から第１の深さまで形成された第１領域と、前記基板の表面から前記第１の深さよりも深く形成され、前記第１ウェルと接続する第２領域と、を有する第２導電型の第２ウェルと、
    前記第１領域と隣接して前記基板内に形成された第１導電型の第２ウェルと、
    を備えることを特徴とする半導体装置。
  2. 前記第１領域の上方に、前記基板に形成された絶縁膜を有し、
    前記第２領域の上方には、前記絶縁膜の上面と連続する前記基板の上面が位置することを特徴とする請求項１に記載の半導体装置。
  3. 基板内に第１導電型のウェルを形成する工程と、
    前記第１導電型のウェルの下方の前記基板内に第２導電型の第１ウェルを形成する工程と、
    前記基板の表面から第１の深さの第１領域と、前記第１ウェルと接続し、前記基板の表面から前記第１の深さよりも深い深さの第２領域と、を有する第２導電型の第２ウェルを、前記第１導電型の第１ウェルの水平方向の前記基板内に形成する工程と、
    前記第１領域と隣接するように前記基板内に第１導電型の第２ウェルを形成する工程と、
    を備えることを特徴とする半導体装置の製造方法。
  4. 前記第２ウェルを形成する工程の前に、前記基板上に絶縁膜を形成する工程を備え、
    前記第１領域の上方には、前記絶縁膜が形成されており、
    前記第２領域の上方には、前記絶縁膜の上面と連続する前記基板の上面が位置することを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記第２導電型の第２ウェルを形成する工程は、チャネリングが発生し得るチルト角で
    不純物を注入することによって行われることを特徴とする請求項３又は４に記載の半導体装置の製造方法。
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