CN113241345B - 半导体器件结构及其形成方法 - Google Patents

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Abstract

本发明提供一种半导体器件结构及其形成方法，所述半导体器件结构包括第一电容和第二电容，所述第一电容形成于第一冗余区域，所述第二电容形成于第二冗余区域，由于所述第一电容和所述第二电容均形成于衬底的冗余区域，由此，能够避免占用器件区域的面积。

Description

半导体器件结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体器件结构及其形成方法。
背景技术
电容器是集成电路中的重要组成单元，广泛运用于存储器、微波、射频、智能卡、高压和滤波等芯片中。在MOS（Metal-Oxide-Semiconductor，金属氧化物半导体）器件中，常用的电容器一般包括MOM（Metal-Oxide-Metal，金属-氧化层-金属）电容、MIM (Metal-Insulator-Metal，金属-绝缘层-金属) 电容和PIP（Poly- Insulator-Poly，多晶硅-绝缘层-多晶硅）电容。但在上述的电容器中，存在如下问题：上述电容通常形成于衬底的器件区域，因此需要将电容器与其相邻的元器件隔离开，由此会占用器件区域的面积。
发明内容
本发明的目的在于提供一种半导体器件结构及其形成方法，以避免占用器件区域的面积。
为实现上述目的，本发明提供一种半导体器件结构，包括：衬底，所述衬底具有第一冗余区域和第二冗余区域；第一电容，所述第一电容形成于所述第一冗余区域，其中，所述第一电容包括第一导电类型的第一阱区、第二导电类型的第一伪栅以及形成于所述第一导电类型的第一阱区和第二导电类型的第一伪栅之间的第一栅极介质层，所述第一阱区形成于所述第一冗余区域的所述衬底内，所述第一伪栅形成于所述第一阱区上；第二电容，所述第二电容形成于所述第二冗余区域，其中，所述第二电容包括第一导电类型的第二阱区、第二导电类型的第三阱区、第一导电类型的第二伪栅以及形成于所述第二导电类型的第三阱区和第一导电类型的第二伪栅之间的第二栅极介质层，所述第二阱区形成于所述第二冗余区域的所述衬底内，所述第三阱区形成于所述第二阱区内，所述第二伪栅形成于所述第三阱区上。
可选的，在所述的半导体器件结构中，所述半导体器件结构还包括第一导电类型的第一掺杂区、第一导电类型的第二掺杂区和第二导电类型的第三掺杂区，所述第一掺杂区形成于所述第一阱区内，所述第二掺杂区形成于所述第二阱区内，所述第三掺杂区形成于所述第三阱区内。
可选的，在所述的半导体器件结构中，所述半导体器件还包括接触插塞，所述接触插塞包括第一接触插塞、第二接触插塞、第三接触插塞、第四接触插塞和第五接触插塞，其中，所述第一接触插塞对准所述第一掺杂区，所述第二接触插塞对准所述第二掺杂区，所述第三接触插塞对准所述第三掺杂区，所述第四接触插塞对准所述第一伪栅，所述第五接触插塞对准所述第二伪栅。
可选的，在所述的半导体器件结构中，所述第一导电类型为N型，所述第二导电类型为P型。
基于同一发明构思，本发明还提供一种半导体器件结构的形成方法，包括：提供一衬底，所述衬底具有第一冗余区域和第二冗余区域；形成第一电容和第二电容，所述第一电容形成于所述第一冗余区域，所述第二电容形成于所述第二冗余区域，其中，所述第一电容包括第一导电类型的第一阱区、第二导电类型的第一伪栅以及形成于所述第一导电类型的第一阱区和第二导电类型的第一伪栅之间的第一栅极介质层，所述第一阱区形成于所述第一冗余区域的所述衬底内，所述第一伪栅形成于所述第一阱区上；所述第二电容包括第一导电类型的第二阱区、第二导电类型的第三阱区、第一导电类型的第二伪栅以及形成于所述第二导电类型的第三阱区和第一导电类型的第二伪栅之间的第二栅极介质层，所述第二阱区形成于所述第二冗余区域的所述衬底内，所述第三阱区形成于所述第二阱区内，所述第二伪栅形成于所述第三阱区上。
可选的，在所述的半导体器件结构的形成方法中，所述第一阱区和所述第二阱区均通过第一离子注入工艺形成，所述第一离子注入工艺采用第一导电类型的离子；其中，所述第一离子注入工艺的浓度为1E15/cm2 ～15E15/ cm2。
可选的，在所述的半导体器件结构的形成方法中，所述第三阱区通过第二离子注入工艺形成，所述第二离子注入工艺采用第二导电类型的离子；其中，所述第二离子注入工艺的浓度为1E15/ cm2～15E15/ cm2。
可选的，在所述的半导体器件结构的形成方法中，所述第一伪栅和所述第二伪栅的材质均为多晶硅，并且所述第一伪栅和所述第二伪栅均通过化学气相沉积工艺形成。
可选的，在所述的半导体器件结构的形成方法中，在形成所述第一电容和所述第二电容之后，所述半导体器件结构的形成方法还包括：形成第一导电类型的第一掺杂区和第二掺杂区，所述第一掺杂区形成于所述第一阱区内，所述第二掺杂区形成于所述第二阱区内；形成第二导电类型的第三掺杂区，所述第三掺杂区形成于所述第三阱区内；以及，形成接触插塞，所述接触插塞包括第一接触插塞、第二接触插塞、第三接触插塞、第四接触插塞和第五接触插塞，所述第一接触插塞对准所述第一掺杂区，所述第二接触插塞对准所述第二掺杂区，所述第三接触插塞对准所述第三掺杂区，所述第四接触插塞对准所述第一伪栅，所述第五接触插塞对准所述第二伪栅。
可选的，在所述的半导体器件结构的形成方法中，所述第一导电类型为N型，所述第二导电类型为P型。
在本发明提供的半导体器件结构及其形成方法中，所述半导体器件结构包括第一电容和第二电容，所述第一电容形成于第一冗余区域，所述第二电容形成于第二冗余区域，即所述第一电容和所述第二电容均形成于衬底的冗余区域，如此，可以避免占用器件区域的面积。
附图说明
图1是本发明实施例的半导体器件结构的剖面示意图。
图2是本发明实施例的半导体器件结构的形成方法的流程示意图。
图3至图10是本发明实施例的半导体器件结构的形成方法中形成的结构剖面示意图。
其中，附图标记说明如下：100-衬底；101-第一冗余区域；102-第二冗余区域；111-第一阱区；121-第二阱区；122-第三阱区；130-栅极介质层；131-第一栅极介质层；132-第二栅极介质层；140-浅沟槽隔离结构；150-伪栅材料层；151-第一伪栅；152-第二伪栅；161-第一掺杂区；162-第二掺杂区；163-第三掺杂区；171-第一接触插塞；172-第二接触插塞；173-第三接触插塞；174-第四接触插塞；175-第五接触插塞。
具体实施方式
以下结合附图和具体实施例对本发明提出的半导体器件结构及其形成方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
请参考图1，其为本发明实施例的半导体器件结构的剖面示意图。如图1所示，所述半导体器件结构包括：衬底100、第一电容和第二电容。
所述衬底100具有第一冗余区域101和第二冗余区域102。所述第一电容形成于所述第一冗余区域101，如此，可以避免占用器件区域的面积。其中，所述第一电容包括第一导电类型的第一阱区111及第二导电类型的第一伪栅151，所述第一阱区111形成于所述第一冗余区域101的所述衬底100内，所述第一伪栅151形成于所述第一阱区111上。所述第一伪栅151可以作为所述第一电容的正极板，所述第一阱区111可以作为所述第一电容的负极板，所述第一电容的负极板用于连接负电压，所述第二电容的正极板用于连接正电压。
所述第二电容形成于所述第二冗余区域102，如此，可以避免占用器件区域的面积。其中，所述第二电容包括第一导电类型的第二阱区121、第二导电类型的第三阱区122、第一导电类型的第二伪栅152以及形成于所述第二导电类型的第三阱区122与第一导电类型的第二伪栅152之间的第二栅极介质层132，所述第二阱区121形成于所述第二冗余区域102的所述衬底100内，所述第三阱区122形成于所述第二阱区121内，所述第二伪栅152形成于所述第三阱区122上。所述第二伪栅152可以作为所述第二电容的负极板，所述第三阱区122可以作为所述第二电容的正极板，所述第二电容的正极板用于连接正电压，所述第二电容的负极板用于连接负电压。
所述半导体器件结构还包括第一导电类型的第一掺杂区161、第一导电类型的第二掺杂区162和第二导电类型的第三掺杂区163，所述第一掺杂区161形成于所述第一阱区111内，所述第二掺杂区162形成于所述第二阱区121内，所述第三掺杂区163形成于所述第三阱区122内。其中，所述第一掺杂区161、所述第二掺杂区162和所述第三掺杂区163均可用于构成半导体器件结构的虚拟源区或者虚拟漏区。
进一步的，所述半导体器件还包括接触插塞，所述接触插塞包括第一接触插塞171、第二接触插塞172和第三接触插塞173、第四接触插塞174和第五接触插塞175。其中，所述第一接触插塞171对准所述第一掺杂区161，以通过所述第一掺杂区161与所述第一阱区111电连接。所述第二接触插塞172对准所述第二掺杂区162，以通过所述第二掺杂区162与所述第二阱区121电连接。所述第三接触插塞173对准所述第三掺杂区163，以通过所述第三掺杂区163与所述第三阱区122电连接。所述第四接触插塞174对准所述第一伪栅151，所述第一伪栅151可以通过所述第四接触插塞174与外部电路电连接。所述第五接触插塞175对准所述第二伪栅152，所述第二伪栅152可以通过所述第五接触插塞175与外部电路电连接。其中，所述第一接触插塞171、所述第二接触插塞172、所述第三接触插塞173、第四接触插塞174和第五接触插塞175的材质均可以为金属，例如铜、钨或铝。
本实施例中，所述第一导电类型为N型，所述第二导电类型为P型。优选的，所述第一掺杂区161内具有N+型掺杂离子，以保证所述第一接触插塞171与所述第一阱区111之间的电连接信号稳定。所述第二掺杂区162内具有N+型掺杂离子，以及保证所述第二接触插塞172与所述第二阱区121之间的电连接信号稳定。所述第三掺杂区163内具有P+型掺杂离子，以保证所述第三接触插塞173与所述第三阱区122之间的电连接信号稳定。
参考图2，其为本发明实施例的半导体器件结构的形成方法的流程示意图。基于同一发明构思，本发明还提供一种半导体器件结构的形成方法，如图2所示，所述半导体器件结构的形成方法包括：步骤S1：提供一衬底，所述衬底具有第一冗余区域和第二冗余区域；步骤S2：形成第一电容和第二电容，所述第一电容形成于所述第一冗余区域，所述第二电容形成于所述第二冗余区域，其中，所述第一电容包括第一导电类型的第一阱区、第二导电类型的第一伪栅以及形成于所述第一导电类型的第一阱区和第二导电类型的第一伪栅之间的第一栅极介质层，所述第一阱区形成于所述第一冗余区域的所述衬底内，所述第一伪栅形成于所述第一阱区上。
所述第二电容包括第一导电类型的第二阱区、第二导电类型的第三阱区、第一导电类型的第二伪栅以及形成于所述第二导电类型的第三阱区和第一导电类型的第二伪栅之间的第二栅极介质层，所述第二阱区形成于所述第二冗余区域的所述衬底内，所述第三阱区形成于所述第二阱区内，所述第二伪栅形成于所述第三阱区上。
图3至10是本发明实施例的半导体器件结构的形成方法中形成的结构剖面示意图。下面结合图3~10更详细地介绍本实施例所提供的半导体器件结构的形成方法。
首先，执行步骤S1，参考图3，提供一衬底100，所述衬底100具有第一冗余区域101和第二冗余区域102。其中，所述衬底100的导电类型可以为P型。所述衬底100的材料例如可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等。在其他实施例中，所述衬底100还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底。
此外，所述衬底100还可包括器件区域，所述器件区域用于形成半导体器件，例如MOS晶体管（半导体金属氧化物场效应晶体管）。本实施例中为了更好的阐述本发明的发明点，故省略了器件区域的描述，同时，在附图3~10中省略了器件区域。
接着，执行步骤S2，参考图4~图10，形成第一电容和第二电容，所述第一电容形成于所述第一冗余区域101，所述第二电容形成于所述第二冗余区域102，其中，所述第一电容包括第一导电类型的第一阱区111、第二导电类型的第一伪栅151以及形成于所述第一导电类型的第一阱区111和第二导电类型的第一伪栅151之间的第一栅极介质层131，所述第一阱区111形成于所述第一冗余区域101的所述衬底100内，所述第一伪栅151形成于所述第一阱区111上。进一步的，所述第一伪栅151可以作为所述第一电容的正极板，所述第一阱区111可以作为所述第一电容的负极板，所述第一电容的负极板用于连接负电压，所述第二电容的正极板用于连接正电压。
所述第二电容包括第一导电类型的第二阱区121、第二导电类型的第三阱区122、第一导电类型的第二伪栅152以及形成于所述第二导电类型的第三阱区122和第一导电类型的第二伪栅152之间的第二栅极介质层132，所述第二阱区121形成于所述第二冗余区域102的所述衬底100内，所述第三阱区122形成于所述第二阱区121内，所述第二伪栅152形成于所述第三阱区122上。进一步的，所述第二伪栅152可以作为所述第二电容的负极板，所述第三阱区122可以作为所述第二电容的正极板，所述第二电容的正极板用于连接正电压，所述第二电容的负极板用于连接负电压。
本实施例中，所述第一栅极介质层131的材质可以为氧化硅，其用于隔离所述第一阱区111与所述第一伪栅151。所述第二栅极介质层132的材质可以为氧化硅，其用于隔离所述第二阱区121与所述第二伪栅152。
由于所述第一电容形成于第一冗余区域101，所述第二电容形成于第二冗余区域102，由此能够避免占用器件区域的面积，进一步的，由于所述第一电容形成于第一冗余区域101，所述第二电容形成于第二冗余区域102，当器件区域的电阻发生变化时，或者外部电路形成的电场对器件区域的电荷的作用发生变化时，所述第一伪栅151或者所述第二伪栅152上的电位不容易发生变化。因此，器件区域的电阻或者电荷的变化不容易使所述第一冗余区域101或者第二冗余区域102的电位发生变化，从而不容易影响所述第一电容与所述第二电容，进而能够保证半导体器件结构的电容值的精度，改善半导体器件结构的性能。
具体的，所述第一电容和所述第二电容的形成方法包括：首先，如图4所示，在所述第一冗余区域101的衬底100内形成第一阱区111，并在所述第二冗余区域102内形成第二阱区121。其中，所述第一阱区111和所述第二阱区121均通过第一离子注入工艺形成，所述第一离子注入工艺采用第一导电类型的离子，例如，砷离子、磷离子或者锑离子，以使所述第一阱区111和所述第二阱区121内均具有第一导电类型的离子。所述第一离子注入工艺的浓度例如为1E15/cm2～15E15/cm2。
接着，如图5所示，在所述第二阱区121内形成第三阱区122。所述第三阱区122通过第二离子注入工艺形成，所述第二离子注入工艺采用第二导电类型的离子，例如，硼离子或者铟离子，以使所述第三阱区122内具有第二类型的离子。所述第二离子注入工艺的浓度例如为1E15/cm2～15E15/cm2。
具体的，所述第三阱区122的形成方法包括：首先，形成掩膜层，所述掩膜层可以为图形化的光刻胶层，所述掩膜层覆盖所述第一阱区111；然后，执行第二离子注入工艺，在所述第二阱区121内形成第三阱区122；接着，通过灰化工艺或者剥离的方法去除所述掩膜层。
接着，如图6所示，形成栅极介质层130，所述栅极介质层130覆盖所述衬底100。所述栅极介质层130的材质例如为氧化硅。所述栅极介质层130可以通过热氧化工艺形成，所述热氧化工艺的温度可以为1000℃~2000℃，例如1000℃、1500℃或者2000℃。所述栅极介质层130的厚度例如可以为100埃~500埃。
接着，如图7所示，形成浅沟槽隔离结构140，所述浅沟槽隔离结构140贯穿所述栅极介质层130并延伸至所述衬底100内，以定义出所述衬底100的虚拟有源区。
接着，如图8所示，形成伪栅材料层150，所述伪栅材料层150覆盖所述栅极介质层130及所述浅沟槽隔离结构140。具体的，所述伪栅材料层150的材质可以为多晶硅，所述伪栅材料层150可以通过化学气相沉积工艺形成，例如低压化学气相沉积工艺。
接着，如图9所示，刻蚀所述伪栅材料层150，以形成第一伪栅151和第二伪栅152，并进一步刻蚀暴露出的栅极介质层130，以形成第一栅极介质层131和第二栅极介质层132。
此外，在刻蚀所述栅极介质层130的过程中，可以刻蚀部分厚度的所述浅沟槽隔离结构140。
接着，如图10所述，形成第一导电类型的第一掺杂区161和第二掺杂区162，所述第一掺杂区161形成于所述第一阱区111内，所述第二掺杂区162形成于所述第二阱区121内。具体的方法包括：执行第一掺杂离子注入工艺，对所述第二伪栅152进行离子掺杂，并在所述第一阱区111内形成第一导电类型的第一掺杂区161，以及在所述第二阱区121内形成第二导电类型的第二掺杂区162。
更具体的，所述第一掺杂离子注入工艺采用第一导电类型的掺杂离子，以使所述第二伪栅152的导电类型与所述第三阱区122的导电类型相反，如此，在第二电容施加正向偏置电压（第二伪栅152施加负电压，第三阱区122施加正电压，以及第二阱区121施加负电压）以后，所述第三阱区122与所述第二栅极介质层132之间能够形成空穴积累层，如此，可以减小耗尽层的厚度，从而能够增加所述第二电容的电容。
接着，继续参考图10，形成第二导电类型的第三掺杂区163，所述第三掺杂区163形成于所述第三阱区122内。具体的方法包括：执行第二掺杂离子注入工艺，对所述第一伪栅151进行离子掺杂，并在所述第三阱区122内形成第二导电类型的第三掺杂区163。具体的，所述第二掺杂离子注入工艺采用第二导电类型的掺杂离子，以使所述第一伪栅151内具有第二导电类型的掺杂离子，以使所述第一伪栅151的导电类型与所述第一阱区111的导电类型相反，从而在所述第一电容施加正向偏置电压（第一伪栅151施加正电压，第一阱区111施加负电压）以后，所述第一阱区111与所述第一栅极介质层131之间能够形成电子积累层，如此，可以减小耗尽层的厚度，从而能够增加所述第一电容的电容。
在本实施例中，所述第一导电类型为P型，所述第二导电类型为N型。优选的，在执行所述第一掺杂离子注入时，可以采用N+型掺杂离子，以使所述第一掺杂区161和所述第二掺杂区162内均具有N+型掺杂离子，从而保证后续形成的第一接触插塞与所述第一阱区111之间的电连接信号稳定，以及保证后续形成的第二接触插塞与所述第二阱区121之间的电连接信号稳定。
优选的，在执行所述第二掺杂离子注入时，可以采用P+型掺杂离子，以使所述第三掺杂区163内具有P+型掺杂离子，从而保证后续形成的第三接触插塞与所述第三阱区122之间的电连接信号稳定。
此外，在执行所述第二掺杂离子注入以后，还可执行一热退火工艺，通过所述热退火工艺进一步激活所述第一掺杂区161、所述第二掺杂区162和所述第三掺杂区163中的掺杂离子，并使掺杂离子扩散以形成离子分布更为均匀的第一掺杂区161、所述第二掺杂区162和所述第三掺杂区163。所述热退火工艺的温度例如为900℃-1100℃。
接着，继续参考图1，形成接触插塞，所述接触插塞包括第一接触插塞171、第二接触插塞172、第三接触插塞173、第四接触插塞174和第五接触插塞175，所述第一接触插塞171对准所述第一掺杂区161，以通过所述第一掺杂区161与所述第一阱区111电连接，并且通过所述第一接触插塞171可向所述第一掺杂区161及所述第一阱区111施加负电压（或者说向所述第一电容的负极板施加负电压）。
所述第二接触插塞172对准所述第二掺杂区162，以通过所述第二掺杂区162与所述第二阱区121电连接，并且通过所述第二接触插塞172可向所述第二掺杂区162及所述第二阱区121施加负电压。
所述第三接触插塞173对准所述第三掺杂区163，以通过所述第三掺杂区163与所述第三阱区122电连接，并且通过所述第三接触插塞173可向所述第三掺杂区163及所述第三阱区122施加正电压（或者说向所述第二电容的正极板施加正电压）。
所述第四接触插塞174对准所述第一伪栅151，所述第一伪栅151可通过所述第四接触插塞174与外部电路电连接，并且通过第四接触插塞174可向所述第一伪栅151施加正电压（或者说向所述第一电容的正极板施加正电压）。
所述第五接触插塞175对准所述第二伪栅152，所述第二伪栅152可通过所述第五接触插塞175与外部电路电连接，并且通过第五接触插塞175可向所述第二伪栅152施加负电压（或者说向所述第二电容的负极板施加负电压）。
综上可见，在本发明提供的半导体器件结构及其形成方法中，所述半导体器件结构包括第一电容和第二电容，所述第一电容形成于第一冗余区域，所述第二电容形成于第二冗余区域，即所述第一电容和所述第二电容均形成于衬底的冗余区域，由此可以避免占用器件区域的面积。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (4)

1.一种半导体器件结构，其特征在于，包括：
衬底，所述衬底具有第一冗余区域和第二冗余区域，其中，所述衬底的材质为锗化硅；
第一电容，所述第一电容形成于所述第一冗余区域，其中，所述第一电容包括第一导电类型的第一阱区、第二导电类型的第一伪栅以及形成于所述第一导电类型的第一阱区和第二导电类型的第一伪栅之间的第一栅极介质层，所述第一阱区形成于所述第一冗余区域的所述衬底内，所述第一伪栅形成于所述第一阱区上，所述第一阱区作为所述第一电容的负极板，所述第一电容的负极板用于连接负电压，所述第一伪栅作为所述第一电容的正极板，所述第一电容的正极板用于连接正电压，所述第一伪栅的材质为具有N+型掺杂离子的多晶硅；
第二电容，所述第二电容形成于所述第二冗余区域，其中，所述第二电容包括第一导电类型的第二阱区、第二导电类型的第三阱区、第一导电类型的第二伪栅以及形成于所述第二导电类型的第三阱区和第一导电类型的第二伪栅之间的第二栅极介质层，所述第二阱区形成于所述第二冗余区域的所述衬底内，所述第三阱区形成于所述第二阱区内，所述第二伪栅形成于所述第三阱区上，所述第三阱区作为所述第二电容的正极板，所述第二电容的正极板用于连接正电压，所述第二伪栅作为所述第二电容的负极板，所述第二电容的负极板用于连接负电压，所述第一伪栅的材质为具有P+型掺杂离子的多晶硅，所述第一导电类型为N型，所述第二导电类型为P型；
第一导电类型的第一掺杂区、第一导电类型的第二掺杂区和第二导电类型的第三掺杂区，所述第一掺杂区形成于所述第一阱区内，所述第二掺杂区形成于所述第二阱区内，所述第三掺杂区形成于所述第三阱区内；
接触插塞，所述接触插塞包括第一接触插塞、第二接触插塞、第三接触插塞、第四接触插塞和第五接触插塞，其中，所述第一接触插塞对准所述第一掺杂区，所述第二接触插塞对准所述第二掺杂区，所述第三接触插塞对准所述第三掺杂区，所述第四接触插塞对准所述第一伪栅，所述第五接触插塞对准所述第二伪栅，其中，所述第一接触插塞的材质、所述第二接触插塞的材质、所述第三接触插塞的材质、所述第四接触插塞的材质和所述第五接触插塞的材质均为钨。
2.一种半导体器件结构的形成方法，其特征在于，包括：
提供一衬底，所述衬底具有第一冗余区域和第二冗余区域，其中，所述衬底的材质为锗化硅；
形成第一电容和第二电容，所述第一电容形成于所述第一冗余区域，所述第二电容形成于所述第二冗余区域，其中，所述第一电容包括第一导电类型的第一阱区、第二导电类型的第一伪栅以及形成于所述第一导电类型的第一阱区和第二导电类型的第一伪栅之间的第一栅极介质层，所述第一阱区形成于所述第一冗余区域的所述衬底内，所述第一伪栅形成于所述第一阱区上，所述第一阱区作为所述第一电容的负极板，所述第一电容的负极板用于连接负电压，所述第一伪栅作为所述第一电容的正极板，所述第一电容的正极板用于连接正电压，所述第一伪栅的材质为具有N+型掺杂离子的多晶硅，所述第一导电类型为N型，所述第二导电类型为P型；
所述第二电容包括第一导电类型的第二阱区、第二导电类型的第三阱区、第一导电类型的第二伪栅以及形成于所述第二导电类型的第三阱区和第一导电类型的第二伪栅之间的第二栅极介质层，所述第二阱区形成于所述第二冗余区域的所述衬底内，所述第三阱区形成于所述第二阱区内，所述第二伪栅形成于所述第三阱区上，所述第三阱区作为所述第二电容的正极板，所述第二电容的正极板用于连接正电压，所述第二伪栅作为所述第二电容的负极板，所述第二电容的负极板用于连接负电压，所述第一伪栅的材质为具有P+型掺杂离子的多晶硅；
形成第一导电类型的第一掺杂区和第二掺杂区，所述第一掺杂区形成于所述第一阱区内，所述第二掺杂区形成于所述第二阱区内；
形成第二导电类型的第三掺杂区，所述第三掺杂区形成于所述第三阱区内；以及，
形成接触插塞，所述接触插塞包括第一接触插塞、第二接触插塞、第三接触插塞、第四接触插塞和第五接触插塞，所述第一接触插塞对准所述第一掺杂区，所述第二接触插塞对准所述第二掺杂区，所述第三接触插塞对准所述第三掺杂区，所述第四接触插塞对准所述第一伪栅，所述第五接触插塞对准所述第二伪栅。
3.如权利要求2所述的半导体器件结构的形成方法，其特征在于，所述第一阱区和所述第二阱区均通过第一离子注入工艺形成，所述第一离子注入工艺采用第一导电类型的离子，以及所述第一离子注入工艺的浓度为1E15/cm2～15E15/ cm2。
4.如权利要求2所述的半导体器件结构的形成方法，其特征在于，所述第三阱区通过第二离子注入工艺形成，所述第二离子注入工艺采用第二导电类型的离子，以及所述第二离子注入工艺的浓度为1E15/ cm2～15E15/ cm2。
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