KR100233975B1 - Mos 용량을 구비하는 반도체장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 목적은 모스(MOS) 용량의 정밀도가 향상되도록 개량된, 모스 용량을 구비한 반도체 장치를 제공하는데 있다. 반도체 기판(1)의 주표면내에 제 1 도전형의 웰(5)이 형성되어 있다. 캐패시턴스 도프층(4)의 바로 아래에 있어서는 상기 웰(5)이 제거되어 있다.

Description

모스 용량을 구비한 반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE INCLUDING MOS CAPACITANCE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 일반적으로 모스(MOS) 용량을 구비한 반도체 장치에 관한 것으로, 보다 구체적으로는 모스 용량의 정밀도를 향상시키도록 개량된 모스 용량을 구비한 반도체 장치에 관한 것이다. 본 발명은 또한 이 같은 반도체 장치의 제조 방법에 관한 것이다.
모스(Metal-Oxide-Semiconductor:MOS) 용량은 A-D변환기, D-A변환기 등에 사용된다. 도 10은 도 11에 도시된 종래의 모스 용량을 구비한 반도체 장치의 제조 방법의 요부를 도시한 도면이다.
도 10의 (a)를 참조해서, 필드 산화막(2)이 형성된 P 형 반도체 기판(1)을 준비한다. 반도체 기판(1)상에, 캐패시턴스 도프층을 형성할 예정 부분 이외의 부분을 마스크하는 레지스트막(3)을 형성한다.
도 10의 (a) 와 (b)를 참조해서, 레지스트막(3)을 마스크로 하여 인을 반도체 기판(1)의 표면에 주입하고, 캐패시턴스 도프층(4)을 형성한다.
도 10의 (c)를 참조해서, 반도체 기판(1)의 표면내에, 레지스트막(도시안됨)을 이용해서 웰을 형성하고자 하는 부분에 선택적으로 붕소를 주입하여, P 웰(5)을 형성한다.
도 10의 (d)를 참조해서, 절연막을 개재시켜 반도체 기판(1)상에 도프된 폴리실리콘층(6)을 형성하고, 이 위에 WSi층(7)을 형성하여, 이것을 게이트 전극(8)의 형상으로 패터닝한다. 게이트 전극(8)은 모스 용량의 상부/하부전극의 한쪽의 전극으로 된다. 게이트 전극(8)의 측벽에 측벽 스페이서(9)를 형성한다. 다음에, 게이트 전극(8) 및 측벽 스페이서(9)를 마스크로 하여 반도체 기판(1)의 표면내에 N 형 불순물 이온을 주입하고, N+확산층(10)을 형성한다.
그 후, 도 11을 참조해서, 반도체 기판(1)상에 게이트 전극(8)에 접속되는 배선(11)을 형성하며, N+확산층(10)에 상부/하부의 다른 쪽의 전극(12)을 접속한다.
도 12는 반도체 기판 표면 내의 웰의 배치도를 도시한 도면이다. 도 11에 도시된 모스 용량은 도 12에 도시된 P웰(5)내에 형성된다.
이상 설명한 종래의 모스 용량의 불순물 확산층(4, 10)은 웰내에 형성되어 있다. 예컨대, 모스 용량의 불순물 확산층이 n+형 이라면, 그것은 P 웰내에 형성된다. 즉, 도 10의 (d)를 참조해서, P 웰(5)은 캐패시턴스 도프층(4)의 바로 아래에 형성되어 있다. 모스 용량의 경우, 불순물 확산층에 전압을 인가하고, 반도체 기판을 그라운드에 접속하면, N+-P 웰간에 정전용량이 생긴다. 이 정전용량을 기생용량으로 정의한다. 이 값이 크면, 모스 용량의 정밀도는 낮아져, 사용 용도가 제한된다고 하는 문제점이 있었다. 또, 기생용량은 다음의 수학식으로 표현된다.
Figure pat00015
Figure pat00016
ND≫NA이라면,
Figure pat00002
ε0 :진공의 유전율
Ks : 비유전율
W : 공핍영역폭
NA: 억셉터 농도
ND: 도너 농도
상기 수학식으로부터 분명한 바와 같이, P 웰의 농도가 높을수록 기생용량은 커지게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 모스 용량의 정밀도를 높이도록 개량된 모스 용량을 구비한 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은 이 같은 모스 용량을 구비한 반도체 장치를 제조하는 방법을 제공하는데 있다.
본 발명의 제 1 측면에 따르면, 모스 용량을 구비한 반도체 장치는 주표면을 갖는 제 1 도전형의 반도체 기판을 구비한다. 상기 반도체 기판의 주표면내에 제 1 도전형의 웰이 형성되어 있다. 상기 제 1 도전형의 웰의 표면내에 제 2 도전형의 캐패시턴스 도프층이 제공되어 있다. 상기 반도체 기판상에서, 상기 캐패시턴스 도프층에 절연막을 거쳐 접촉되도록 상부/하부전극의 한 쪽이 제공되어 있다. 상기 캐패시턴스 도프층에 전기적으로 접속되도록 상기 웰의 주표면내에, 상기 캐패시턴스 도프층보다도 농도가 높은 제 2 도전형의 고농도 불순물 확산층이 제공되어 있다. 상기 고농도 불순물 확산층에 접촉하도록 상기 반도체 기판상에 상부/하부전극의 다른 쪽의 전극이 제공되어 있다. 상기 캐패시턴스 도프층의 바로 아래에 있어서 상기 웰이 제거되어 있다.
본 발명의 제 2 측면에 따르면, 모스 용량을 구비한 반도체 장치의 제조 방법은 제 1 도전형의 웰내에 형성된 모스 용량을 구비하는 반도체 장치의 제조 방법을 따른다. 제 1 도전형의 반도체 기판을 준비한다. 상기 반도체 기판의 주표면내에 제 2 도전형의 캐패시턴스 도프층을 형성한다. 상기 캐패시턴스 도프층상에서, 상기 모스 용량의 상부/하부전극의 한쪽의 전극이 형성될 예정부분을 마스크하고, 제 1 도전형의 불순물 이온을 주입하여, 상기 반도체 기판의 표면내에 제 1 도전형의 웰을 형성한다. 상기 캐패시턴스 도프층상에, 절연막을 개재시켜 상기 모스 용량의 한쪽의 전극을 형성한다. 상기 웰의 표면내에, 상기 캐패시턴스 도프층에 전기적으로 접속되는, 상기 캐패시턴스 도프층보다도 농도가 높은 제 2 도전형의 고농도 불순물 확산층을 형성한다. 상기 고농도 불순물층에 전기적으로 접속되는 상기 모스 용량의 상부/하부전극의 다른 쪽의 전극을 형성한다.
본 발명의 제 3 측면에 따르면, 모스 용량을 구비한 반도체 장치의 제조 방법은 우선 제 1 도전형의 반도체 기판을 준비한다. 상기 반도체 기판의 주표면내에, 제 2 도전형의 캐패시턴스 도프층을 형성한다. 상기 캐패시턴스 도프층상에, 절연막을 개재시켜 상기 모스 용량의 상부/하부전극의 한쪽의 전극을 형성한다. 상기 반도체 기판의 주표면내에, 상기 캐패시턴스 도프층에 전기적으로 접속되도록 상기 캐패시턴스 도프층보다도 농도가 높은 제 2 도전형 고농도 불순물 확산층을 형성한다. 상기 캐패시턴스 도프층 및 상기 고농도 불순물 확산층을 마스크하고, 상기 반도체 기판의 주표면내에 제 1 도전형의 불순물 이온을 주입하여, 제 1 도전형의 웰을 형성한다. 상기 반도체 기판상에, 상기 고농도 불순물 확산층에 전기적으로 접속되는 상기 모스 용량의 상부/하부전극의 다른 쪽의 전극을 형성한다.
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 단면도.
도 2는 본 발명의 실시예 1에 따른 반도체 장치의 모스(MOS) 용량 부분의 평면도.
도 3은 도 1에 도시된 반도체 장치의 제조 방법의 요부를 도시하는 단면도.
도 4는 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법의 요부를 도시하는 단면도.
도 5는 본 발명의 실시예 3에 따른 반도체 장치의 제조 방법의 요부를 도시하는 단면도.
도 6은 본 발명의 실시예 4에 따른 반도체 장치의 제조 방법의 요부를 도시하는 단면도.
도 7은 본 발명의 실시예 5에 따른 반도체 장치의 단면도.
도 8은 본 발명의 실시예 5에 따른 반도체 장치의 모스 용량 부분의 평면도.
도 9는 도 7에 도시된 반도체 장치의 제조 방법의 요부를 도시하는 단면도.
도 10은 종래의 모스 용량을 구비한 반도체 장치의 제조 방법의 요부를 도시하는 단면도.
도 11은 종래의 모스 용량을 구비한 반도체 장치의 단면도.
도 12는 반도체 기판상에 있어서 P 채널 및 N 채널의 배치를 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
1 : P 형 반도체 기판 4 : 캐패시턴스 도프층
5 : P 웰 8 : 게이트 전극
10 : N+확산층 12 : 상부/하부전극의 다른 쪽의 전극
이하, 본 발명의 실시예를 도면을 참조해서 설명한다.
(실시예 1)
도 1은 실시예 1에 따른 모스 용량을 구비한 반도체 장치의 단면도이다. 도 2는 모스 용량 부분의 평면도이다.
도 1과 도 2를 참조하면, P형 반도체 기판(1)의 주표면내에, P형 웰(5)(retrograde well)이 형성되어 있다. P형 웰(5)의 표면내에, N형의 캐패시턴스 도프층(4)이 제공되어 있다. 반도체 기판(1)상에서, 캐패시턴스 도프층(4)에 절연막을 개재시켜 접촉하도록 상부/하부전극의 한쪽의 전극(게이트 전극)(8)이 제공되어 있다. 게이트 전극(8)은 도프된 폴리실리콘층(8)과 WSi층(7)으로 이루어진다. 캐패시턴스 도프층(4)에 전기적으로 접속되도록 P형 웰(5)의 주표면내에 캐패시턴스 도프층(4)보다도 농도가 높은 제 2 도전형의 고농도 불순물 확산층인 N+확산층(10)이 제공되어 있다. 캐패시턴스 도프층(4)은 N+확산층(10)을 둘러싼다. N+확산층(10)에 접촉되도록 반도체 기판(1)상에 상부/하부전극의 다른 쪽의 전극(12)이 제공되어 있다. 캐패시턴스 도프층(4)의 바로 아래에 있어서 P형 웰(5)이 제거되어 있다.
실시예 1에 의하면, P형 반도체 기판(1)의 불순물 농도는 P형 웰(5)의 불순물 농도의 대략 100분의 1정도이다. 따라서, 캐패시턴스 도프층(4)과 P형 반도체 기판(1)의 기생용량은 작다. 한편, N+확산층(10)은 종래와 같이 P형 웰(5)내에 형성되므로 접합 리크(leak) 전류는 종래 정도(수 pA정도)로 유지될 수 있다.
다음에, 도 1에 도시된 반도체 장치의 제조 방법에 대해서, 요부를 도시하면서 설명한다.
도 3의 (a)를 참조하여, 분리 산화막(2)이 형성된 P형 반도체 기판(1)을 준비한다.
도 3의 (a) 와 (b)를 참조해서, 레지스트막(3)을 마스크로 하여, 반도체 기판(1)의 주표면내에 N형의 불순물 이온을 주입하여, 캐패시턴스 도프층(4)을 형성한다. 그 후, 레지스트막(3)을 제거한다.
도 3의 (c)를 참조해서, 캐패시턴스 도프층(4)상에서 모스 용량의 상부/하부전극의 한쪽의 전극(게이트 전극)이 형성될 예정부분을 레지스트막(14)으로 마스크하고, P형 불순물 이온을 주입하여, 반도체 기판(1)의 주표면내에 P형 웰(5)을 형성한다. 레지스트막(14)을 제거한다.
도 3의 (d)를 참조해서, 캐패시턴스 도프층(4)상에, 절연막을 개재시켜 모스 용량의 상부/하부전극의 한쪽의 전극인 게이트 전극(8)을 형성한다. 게이트 전극(8)은 도프된 폴리실리콘층(6)과, 그 위에 형성된 WSi층(7)으로 이루어진다. 게이트 전극의 측벽에, 측벽 스페이서(9)를 형성한다. 게이트 전극(8) 및 측벽 스페이서(9)를 마스크하고 반도체 기판의 표면내에 N+불순물 이온을 주입하여, 캐패시턴스 도프층(4)에 전기적으로 접속되는, 캐패시턴스 도프층(4)보다도 농도가 높은 N형의 고농도 불순물 확산층(N+확산층)(10)을 형성한다. N+확산층에, 전기적으로 접속되는 모스 용량의 상부/하부전극의 다른 쪽의 전극을 형성하면, 도 1 에 도시된 모스 용량이 완성된다.
(실시예 2)
도 4는 실시예 2에 따른 반도체 장치의 제조 방법의 공정을 도시하는 도면이다. 실시예 2에 따른 방법은 도전형이 실시예 1의 경우와는 반대로 되는 점을 제외하면 실시예 1의 경우와 동일하므로 동일 또는 대응하는 부분에는 동일의 참조번호를 병기하여, 그 설명을 반복하지 않는다. 도전형을 반대로 해도 실시예 1과 동일한 효과를 얻을 수 있다.
(실시예 3)
도 5는 실시예 3에 따른 반도체 장치의 제조 방법을 도시하는 도면이다.
실시예 3은 P형 웰을 형성하는 방법으로서, 열확산법을 이용하는 점을 제외하면, 실시예 1과 동일하므로, 동일 또는 대응하는 부분에는 동일의 참조번호를 병기하여 그 설명은 생략한다. 실시예 1에서는 P형 웰을 형성하는 방법으로서 고에너지로 불순물 이온을 주입하는 방법(retrograde well이 형성가능함)을 채용하고 있지만, 본 실시예와 같이 열확산법에 의해 P웰을 형성해도 실시예 1과 같은 효과를 얻을 수 있다.
(실시예 4)
도 6은 실시예 4에 따른 반도체 장치의 제조 방법을 도시하는 도면이다.
P 웰을 열확산법에 의해 형성하는 점을 제외하면, 실시예 2와 동일하므로, 동일 또는 대응하는 부분에는 동일의 참조번호를 병기하여, 그 설명은 생략한다. P 웰을 열확산법에 의해 형성해도 실시예 2와 동일한 효과를 얻을 수 있다.
(실시예 5)
도 7은 실시예 5에 따른 모스 용량을 구비한 반도체 장치의 단면도이다. 도 8은 모스 용량 부분의 평면도이다.
도 7 및 도 8에 도시된 반도체 장치는 도 1 및 도 2에 도시된 반도체 장치와, 이하의 점을 제거하면 동일하므로, 동일 또는 대응하는 부분에는 동일의 참조번호를 병기하여, 그 설명은 생략한다.
도 7 및 도 8에 도시된 반도체 장치가 도 1 및 도 2에 도시된 반도체 장치와 상이한 점은 캐패시턴스 도프층(4)의 바로 아래 뿐만 아니라 N+확산층(10)의 바로 아래에 있어서도, P형 웰(5)이 제거되어 있다는 점이다. 이 N+확산층(10)의 깊이는 0.03μm이며, 캐패시턴스 도프층(4)의 깊이는 0.09μm이다. N+확산층(10)의 불순물 농도는 4×1015/cm3이며, 캐패시턴스 도프층(4)의 불순물 농도는 4×1014/cm3이다. 본 실시예에 의하면, 캐패시턴스 도프층(4)의 바로 아래 뿐만 아니라 N+확산층(10)의 바로 아래에서도 P형 웰(5)이 제거되어 있으므로 기생용량이 크게 감소된다. 또, 본 실시예에 의하면, N+확산층(10)의 바로 아래에 P웰이 존재하지는 않지만, 캐패시턴스 도프층(4)이 고농도 불순물 확산층(10)보다도 깊어지고 그 농도가 낮아지므로 농도 그래디언트가 낮아진다. 이로 인해 접합 리크(누설)전류는 억제될 수 있다.
이하, 도 7에 도시된 반도체 장치의 제조 방법의 요부를 설명한다.
도 9의 (a)를 참조하면, 캐패시턴스 도프층을 형성시키지 않고자 하는 부분을 레지스트막(3)으로 피복한다.
도 9의 (a) 와 (b)를 참조해서, 레지스트막(3)을 마스크로 하여, 반도체 기판의 주표면내에 불순물 이온을 주입하여, 캐패시턴스 도프층(4)을 형성한다. 레지스트막(3)을 제거한다.
도 9의 (c)를 참조해서, 캐패시턴스 도프층(4)상에, 절연막을 개재시켜 도프된 폴리실리콘막(6)과 WSi층(7)으로 이루어지는 게이트 전극(8)을 형성한다. 게이트 전극(8)의 측벽에 측벽 스페이서(9)를 형성한다. 게이트 전극(8)과 측벽 스페이서(9)를 마스크로 하여, 반도체 기판의 표면내에 불순물 이온을 주입하고, N+확산층(10)을 형성한다. 도 8을 참조해서, 캐패시턴스 도프층(4) 및 고농도 불순물 확산층(10)의 영역을 마스크하여, 반도체 기판상에 P형 불순물을 형성하고 P 웰을 형성한다.
본 발명의 제 1 측면에 따르면, 모스 용량을 구비한 반도체 장치에 의하면, 캐패시턴스 도프층의 바로 아래에 있어서 웰이 제거되어 있으므로 기생용량이 감소한다. 그 결과, 모스 용량의 정밀도가 향상된다고 하는 효과를 얻을 수 있다.
본 발명의 제 2 측면에 따르면, 모스 용량을 구비한 반도체 장치의 제조 방법에 의하면, 캐패시턴스 도프층상에 있어서 모스 용량의 한쪽의 전극이 형성될 예정부분을 마스크하고, 제 1 도전형의 불순물 이온을 주입하여, 이에 따라 반도체 기판의 표면내에 제 1 도전형의 웰을 형성하므로, 캐패시턴스 도프층의 바로 아래에 있어서 웰이 제거된 반도체 장치를 얻을 수 있다. 그 결과, 기생용량이 감소되어, 모스 용량의 정밀도가 향상된 반도체 장치를 얻을 수 있다고 하는 효과가 있다.
본 발명의 제 3 측면에 따르면, 반도체 장치의 제조 방법에 의하면, 캐패시턴스 도프층 및 고농도 불순물층상을 마스크하여 반도체 기판의 주표면내에 제 1 도전형의 불순물 이온을 주입하고, 이에 의해 제 1 도전형의 웰을 형성하므로, 캐패시턴스 도프층 및 고농도 불순물 확산층의 바로 아래에 있어서 웰이 제거된 반도체 장치를 얻을 수 있다. 그 결과, 기생용량이 감소되어, 모스 용량의 정밀도가 향상된 반도체 장치를 얻을 수 있다고 하는 효과가 있다.

Claims (3)

  1. 주표면을 갖는 제 1 도전형의 반도체 기판과,
    상기 반도체 기판의 주표면내에 형성된 제 1 도전형의 웰과,
    상기 제 1 도전형의 웰의 표면내에 제공되는 제 2 도전형의 캐패시턴스 도프층과,
    상기 반도체 기판상에서, 상기 캐패시턴스 도프층에, 절연막을 개재시켜 접촉하도록 제공된 상부/하부전극의 한쪽의 전극과,
    상기 캐패시턴스 도프층에 전기적으로 접속되도록, 상기 웰의 표면내에 제공된, 상기 캐패시턴스 도프층보다도 농도가 높은 제 2 도전형의 고농도 불순물 확산층과,
    상기 고농도 불순물 확산층에 접촉하도록, 상기 반도체 기판상에 형성된 상부/하부전극의 다른 쪽의 전극을 포함하며,
    상기 캐패시턴스 도프층의 바로 아래에 있어서 상기 웰이 제거되어 있는 모스 용량을 구비한 반도체 장치.
  2. 제 1 도전형의 웰내에 형성된 모스 용량을 구비한 반도체 장치의 제조 방법에 있어서,
    제 1 도전형의 반도체 기판을 준비하는 공정과,
    상기 반도체 기판의 주표면내에 제 2 도전형의 캐패시턴스 도프층을 형성하는 공정과,
    상기 캐패시턴스 도프층상에서, 상기 모스 용량의 한쪽의 전극이 형성될 예정 부분을 마스크하여, 제 1 도전형의 불순물 이온을 주입하고 상기 반도체 기판의 표면내에 제 1 도전형의 웰을 형성하는 공정과,
    상기 캐패시턴스 도프층상에, 절연막을 개재시켜 상기 모스 용량의 한쪽의 전극을 형성하는 공정과,
    상기 웰의 표면내에, 상기 캐패시턴스 도프층에 전기적으로 접속되는, 상기 캐패시턴스 도프층보다도 농도가 높은 제 2 도전형의 고농도 불순물층을 형성하는 공정과,
    상기 반도체 기판상에 상기 고농도 불순물층에 전기적으로 접속되는 상기 모스 용량의 다른 쪽의 전극을 형성하는 공정을 포함하는 모스 용량을 구비한 반도체 장치의 제조 방법.
  3. 제 1 도전형의 웰내에 형성된 모스 용량을 구비한 반도체 장치의 제조 방법에 있어서,
    제 1 도전형의 반도체 기판을 준비하는 공정과,
    상기 반도체 기판의 주표면내에, 제 2 도전형의 캐패시턴스 도프층을 형성하는 공정과,
    상기 캐패시턴스 도프층상에, 절연막을 개재시켜 상기 모스 용량의 상부/하부전극의 한쪽의 전극을 형성하는 공정과,
    상기 반도체 기판의 주표면내에서, 상기 캐패시턴스 도프층에 전기적으로 접속되도록 상기 캐패시턴스 도프층보다도 농도가 높은 제 2 도전형의 고농도 불순물 확산층을 형성하는 공정과,
    상기 캐패시턴스 도프층 및 상기 고농도 불순물 확산층상을 마스크하고, 상기 반도체 기판의 주표면내에 제 1 도전형의 불순물 이온을 주입하여, 상기 제 1 도전형의 웰을 형성하는 공정과,
    상기 반도체 기판상에, 상기 고농도 불순물 확산층에 전기적으로 접속되는, 상기 모스 용량의 상부/하부전극의 다른 쪽의 전극을 형성하는 공정을 포함하는 모스 용량을 구비한 반도체 장치의 제조 방법.
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