CN1467749A - 半导体集成电路及其制造方法 - Google Patents

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Abstract

本发明是不增加制造工序的复杂程度而在同一晶片上安装各种电路方块。解决方法是，在一个晶片上安装第1～第3逻辑电路和第1～第3SRAM(静态随机存取存储器)。第1及第3逻辑电路和它们的SRAM根据需要截断电源，而第2逻辑电路和其SRAM常处于通电状态。第3SRAM具有最大的记忆容量。第1～第3SRAM单元阵列的平均沟道宽度设定在其他电路方块的一半以下，并通过追加注入离子及设定低速操作的第2及第3SRAM单元阵列的沟道杂质浓度比高速操作的第1 SRAM单元阵列的高，可以各自实现第1 SRAM单元阵列的低阈值电压和在有必要削减泄漏的第2及第3 SRAM单元阵列内的高阈值电压Vt的MOS晶体管。

Description

半导体集成电路及其制造方法
                       技术领域
本发明涉及复数个SRAM(Statical Random Access Memory，静态随机存取存储器)和安装了向这些SRAM存取的复数个逻辑电路的CMOS构成半导体集成电路，及其制造方法。
                       背景技术
为了手机等的便携式器械而开发了的最近的系统大规模集成电路(System LSI)，安装了要求高速处理操作声音数据、动态画面数据的数码信号处理装置(Digital Signal Processor：DSP)和进行应用(application)处理或者是待机系统控制的中央处理装置(Central Processing Unit：CPU)。数码信号处理装置必须做为缓冲存储器的高速SRAM。还有，中央处理装置中必须具备做为工作存储器使用的SRAM。
以前的便携式器械用系统集成电路，为削减待机时的泄漏电流，有较高地设定MOS晶体管的阈值电压(Vt)的倾向。但是，在其同时又不得不维持数码信号处理装置或者是中央处理装置的工作速度，根据其工作速度和泄漏电流的折衷选择(Trade-off)，刚刚好进行晶体管的设计、电路的设计。依照这个现实，在便携式器械制造的标准工序以外，开发了稍微调高一点阈值电压(Vt)，为了避免泄漏电流引起的偏差问题而稍微加长一些MOS晶体管的栅长等的便携式器械用特殊工序。
(发明要解决的课题)
但是，从手机开始的便携式器械的连接因特网的进展，数据的处理量急增。还有，寄存动态画面或者是因特网的数据的存储器的容量也变大了。
为此，由于伴随着存储器的大容量化的泄漏电流的增大和数码信号处理装置或者是中央处理装置的高速操作要求的同时发生，上述晶体管的设计或者是电路设计的最优化水准已无法解决(or满足)。
当然，削减泄漏电流的问题，对于集成电路的内含电路来说用截断电流的方式即可期待解决，但是又因为还留下了便携式器械连接在无线网络而不得不进行待机处理的问题，所以不是单纯靠截断电源就能解决问题的。
今后，具有多种多样目的的多数电路方块安装在同一晶片上的情况下，若采用对于每一个电路方块分别采用最优化的制造工序，制造工序就会变复杂而增加成本。
                         发明内容
本发明的目的，是在不增加制造工序的复杂程度的前提下，能够在同一晶片上安装满足各种各样性能要求的复数个电路方块。
(解决课题的方法)
本发明，是以包括要求了高速操作的第1SRAM单元阵列和比它低速操作的第2SRAM单元阵列的CMOS构成的半导体集成电路为前提的。第1SRAM单元阵列，根据需要，如在待机时截断电源。第2SRAM单元阵列，为了数据的保持，即便是在第1SRAM单元阵列的电源被截断时也接通着电源。因此，待机时的泄漏削减必要度，在第1SRAM单元阵列中小，而在第2SRAM单元阵列中大。在此，根据本发明，N沟道型MOS晶体管和P沟道型MOS晶体管中的至少一种，为了第1SRAM单元阵列的高速化采用了低阈值电压Vt的MOS晶体管，而为了第2SRAM单元阵列的削减泄漏则采用了高阈值电压Vt的MOS晶体管。为此，首先为了能在要求了高集成度的第1及第2SRAM单元阵列中利用「反向窄沟道特性(沟道宽度越小阈值电压Vt的绝对值也变得越小的特性)」，设定每一个构成第1及第2SRAM单元阵列的MOS晶体管的平均沟道宽度，是构成每一个其他电路方块(如SRAM单元阵列的周围电路或者是逻辑电路)的MOS晶体管的平均沟道宽度的一半以下。而且，通过追加注入离子设定第2SRAM单元阵列的MOS晶体管的沟道杂质浓度高于第1SRAM单元阵列的MOS晶体管的沟道杂质浓度。通过这个追加注入离子，在第2SRAM单元阵列的MOS晶体管中对反向窄沟道效应的阈值电压Vt绝对值的减小进行了补偿，得到了高阈值电压Vt的MOS晶体管。且，这儿所说的「高阈值电压Vt」，意味着N沟道型MOS晶体管和P沟道型MOS晶体管的任何一个中阈值电压的绝对值大。
还有，取代上述的追加注入离子而进行栅氧化膜的调整亦可。也就是，通过膜厚调整，设定第2SRAM单元阵列的MOS晶体管的栅氧化膜厚大于第1SRAM单元阵列的MOS晶体管的栅氧化膜厚。通过这个膜厚调整，在第2SRAM单元阵列的MOS晶体管中由反向窄沟道效应补偿了阈值电压Vt绝对值的减小，也得到了高阈值电压Vt的MOS晶体管。
在进一步包含与第2SRAM单元阵列相同比第1SRAM单元阵列低速地操作，且具有比第2SRAM单元阵列大的记忆容量的第3SRAM单元阵列的情况下，即便是用和第2SRAM单元阵列同样的高阈值电压Vt的晶体管条件制作第3SRAM单元阵列来削减每一个存储元件的泄漏电流，也没有办法无视这个第3SRAM单元阵列操作时在总存储元件中流动的总泄漏电流。在此，根据本发明，对于保存数据不是必须的第3SRAM单元阵列，就其需要截断电流。
                      附图说明
图1表示本发明所涉及的半导体集成电路的内部构成例。
图2中，图2(a)，表示图1中第1、第2及第3SRAM单元阵列21、24、27的部分电路构成。图2(b)，表示图1中第1、第2及第3周边电路22、25、28的部分构成。图2(c)，表示图1中第1、第2及第3的逻辑电路23、26、29的部分电路构成。
图3，表示图1中的第1、第2及第3 SRAM的各自要求特性。
图4，表示图1中的9个电路方块21～29每一个中的晶体管的各种特性的第1例。
图5，表示对应于图4的晶体管诸特性的离子注入工序的工艺流程图。
图6，表示图1中9个电路方块21～29每一个中的晶体管诸特性的第2例。
图7，表示图1中9个电路方块21～29每一个中的晶体管诸特性的第3例。
图8，表示图1中9个电路方块21～29每一个中的晶体管诸特性的第4例。
图9，表示图1中9个电路方块21～29每一个中的晶体管诸特性的第5例。
图10，表示图1中9个电路方块21～29每一个中的晶体管诸特性的第6例。
图11，表示对应于图10的晶体管诸特性的栅极氧化膜形成工序的工艺流程图。
图12，表示对应于图10的晶体管诸特性的栅极氧化膜形成工序的其他工艺流程图。
图13，表示图1中9个电路方块21～29每一个中的晶体管诸特性的第7例。
图14，表示图1中9个电路方块21～29每一个中的晶体管诸特性的第8例。
图15，表示图1中9个电路方块21～29每一个中的晶体管诸特性的第9例。
图16，表示图1中9个电路方块21～29每一个中的晶体管诸特性的第10例。
图17，表示以N沟道型MOS晶体管的沟道宽度为参数的沟道杂质浓度和阈值电压的关系。
图18，表示以N沟道型MOS晶体管的沟道杂质浓度为参数的沟道宽度和阈值电压的关系。
图19，表示以N沟道型MOS晶体管的沟道杂质浓度为参数的沟道宽度和单位长度漏极电流的关系。
图20，是图1的半导体集成电路10中的N沟道型MOS晶体管和P沟道型MOS晶体管的剖面图。
图21，是图20中N沟道型MOS晶体管的栅极宽度方向的剖面图。
图22，表示沟道宽度非常小的情况下的N沟道型MOS晶体管的以沟道杂质浓度为参数的实际有效沟道宽度和单位长度的漏极电流的关系。
图23，表示第1SRAM单元阵列的平面设计的一例的平面图。
图24，表示图1中的第2及第3SRAM单元阵列的平面设计的一例的平面图。
图25中，图25(a)表示图23中的横向型存储元件的位配线，图25(b)表示图24中的纵向型存储元件的位配线。
图26，是表示图23的横向型存储元件和图24的纵向型存储元件的各自的存取时间和MOS晶体管所必须的沟道宽度的关系的图。
(符号说明)
10  半导体集成电路(系统LST)；11  第1区域(有电源截断)；12  第2区域(无电源截断)；21  第1SRAM单元阵列；22  第1周围电路；23  第1逻辑电路(Digital SignalProcessor：DSP)；24  第2SRAM单元阵列；25  第2周边电路；26  第2逻辑电路(Central Proce-ssing Unit：CPU)；27  第3SRAM单元阵列；28  第3周围电路；29  第3逻辑电路(Image Proces-sing Unit：IPU)； 30  P型半导体基板；31  N阱；32  分离区域；41，51  栅氧化膜；42，52  栅电极；43，53  源电极；44，54  漏电极；BC  位线触点；BL，/BL  位线；MN0，MN1 驱动晶体管；MN2，MN3 存取晶体管；MP0，MP1 负荷晶体管；NW N阱；SH0，SH1 共有触点；WL  字线
                      具体实施方式
图1是表示本发明所涉及的半导体集成电路的内部构成例。图1的半导体集成电路10，是如手机用CMOS体系的LSI(大规模集成电路)。这个半导体集成电路10具有待机时的截断电源的第1区域11和一般供电状态下的第2区域12。在第1区域11上，配置了第1SRAM单元阵列21、第1周围电路22和第1逻辑电路23。第1周围电路22，是为进入第1SRAM单元阵列21的介中电路，包括地址译码器、读出放大器等，与第1SRAM单元阵列21构成第1SRAM。第1逻辑电路23，是掌管声音或者是动画面数据的高速基本频带处理的DSP，进入收发信息数据的缓冲存储器的第1SRAM。在第2区域12上，配置了第2SRAM单元阵列24、第2周边电路25和第2逻辑电路26。第2周边电路25，是为进入第2SRAM单元阵列24的介中电路，包括地址译码器、读出放大器等，与第2SRAM单元阵列24构成第2SRAM。第2逻辑电路26，是进行应用处理或者是等待接收信息时的体系控制的CPU，进入工作存储器的第2SRAM。在第1区域11上，还配置了第3SRAM单元阵列27、第3周围电路28和第3逻辑电路29。第3周围电路28，是为进入第3SRAM单元阵列27的介中电路，包括地址译码器、读出放大器等，与第3SRAM单元阵列27构成第3 SRAM。第3逻辑电路29，是掌管动画面数据的压缩及复原处理的画像处理单元(Image Processing Unit：IPU)，进入画像框架(frame)的缓冲存储器的第3SRAM。
图2(a)，表示图1中第1、第2及第3 SRAM单元阵列21、24、27的部分电路构成。图2(b)，表示图1中第1、第2及第3周边电路22、25、28的部分构成。图2(c)，表示图1中第1、第2及第3的逻辑电路23、26、29的部分电路构成。图2(a)表示着由六个晶体管构成的单一存储元件，BL及/BL是各个位线，WL是字线，MN0及MN1是具有各种驱动晶体管机能的N沟道型MOS晶体管(金属-氧化物-半导体晶体管)。MN2及MN3是具有各种存取晶体管机能的N沟道型MOS晶体管。MP0及MP1是具有各种负载晶体管机能的P沟道型MOS晶体管。Vcc是电源。Vss是接地。图2(b)表示CMOS地址译码器，Ai-1、Ai、Ai+1是各个地址位。图2(c)表示单一CMOS的双稳态多谐振荡器，Din是输入数据，Dout是输出数据，CLK是时钟。
图3，表示图1中的第1、第2及第3的SRAM的各自要求特性。由第1SRAM单元阵列21和第1周边电路22构成的第1SRAM，是由250MHz的频率操作的高速SRAM，具有100千比特的记忆容量。在待机时候电源被截断的这个第1SRAM中，操作时，及待机时泄漏消减的必要程度都小。由第2SRAM单元阵列24和第2周边电源25构成的第2SRAM，是由100MHz的频率操作的中速SRAM，具有100千字节的记忆容量。数据保存必要的这个第2SRAM中，操作时的泄漏削减必要度小，而通常为等待电源供给的等待接收信号时的泄漏削减必要度大。由第3SRAM单元阵列和第3周边电路28构成的第3SRAM，是由33MHz的频率操作的低速SRAM，具有超过500千字节的记忆容量。在等待接收信号时电源被切断了的这个第3SRAM中，等待接收信号时的泄漏削减度小，而由于记忆容量大操作时的泄漏消减必要度就大。
图4，表示图1中的9个电路方块21～29各个中晶体管的各种特性的第1例。根据图4，构成要求高集成度的第1～第3SRAM单元阵列21、24、27每一个的N沟道型MOS晶体管和P沟道型MOS晶体管的平均沟道宽度，为能够使用其反向窄沟道特性，设定为构成其他电路方块22、23、25、26、28、29每一个的N沟道型MOS晶体管和P沟道型MOS晶体管的平均沟道宽度(如大于0.6μm)的一半以下，如0.25μm。
并且，第2及第3SRAM单元阵列24、27的N沟道型MOS晶体管的沟道杂质浓度(n3)，通过追加注入离子，设定为高于其他电路方块21、22、23、25、26、28、29各自的N沟道型MOS晶体管的沟道杂质浓度(n1)。还有，第2及第3的SRAM单元阵列24、27的P沟道型MOS晶体管的沟道杂质(n4)，通过追加离子注入，设定为高于其他电路方块21、22、23、25、26、28、29各自的P沟道型MOS晶体管的沟道杂质浓度(n2)。其结果就成为，第1SRAM单元阵列21的N沟道型MOS晶体管具有低于其他电路方块22～29的各个N沟道型MOS晶体管的电压Vt，第1SRAM单元阵列21的P沟道型MOS晶体管低于其他电路方块22～29的各个P沟道型MOS晶体管的电压Vt(绝对值小)。由低电压Vt的MOS晶体管构成的第1SRAM单元阵列21可能高速操作，由高电压Vt的MOS晶体管构成的第2及第3SRAM单元阵列24、27中达成削减泄漏。且，构成第2周边电路25的地址译码器或者是读出放大器，只要没有障碍，在等待接收信号时切断电源亦可。只是，由于第2逻辑电路(CPU)26中含有双稳态多谐振荡器，为了不使这个记忆数据消失，所以与第2SRAM单元阵列24一样，设定为无切断电源。
且，将追加注入离子的对象限定为图2(a)中的驱动晶体管MN0、MN1及负荷晶体管MP0、MP1亦可。也就是，只将第2及第3 SRAM单元阵列24、27中的驱动晶体管MN0、MN1及负荷晶体管MP0、MP1的沟道杂质浓度有选择地高设定。存取晶体管MN2、MN3，通过控制接地电压Vss的电位，或者是使字线WL的电位为负，可以控制这个泄漏电流。
图5，表示对应于图4的晶体管诸特性的离子注入工序的工艺流程图。做为图5的前工序，如上所述，将构成第1～第3SRAM单元阵列21、24、27每一个的N沟道型MOS晶体管和P沟道型MOS晶体管的平均沟道宽度，设定为构成其他电路方块22、23、25、26、28、29每一个的N沟道型MOS晶体管及P沟道型MOS晶体管的平均沟道宽度的一半以下。并且、在图5的工序S1中，通过对全电路方块21～29实施N沟道型MOS晶体管的沟道区域的离子注入，实现统一的沟道杂质浓度n1。在工序S2中，通过对全电路方块21～29实施P沟道型MOS晶体管的沟道区域的离子注入，实现统一的沟道杂质浓度n2。在工序S3中，通过只对特定电路方块24、27实施N沟道型MOS晶体管的沟道区域的追加离子注入，实现高于n1的沟道杂质浓度n3。在工序S4中，通过只对特定电路方块24、27实施P沟道型MOS晶体管的沟道区域的追加离子注入，实现高于n2的沟道杂质浓度n4。
图6，表示图1中9个电路方块21～29每一个中晶体管诸特性的第2例。根据图6，与图4的例不同，第2及第3SRAM单元阵列24、27的P沟道型MOS晶体管被排除在追加注入离子对象之外。也就是，全部电路21～29的P沟道型MOS晶体管的沟道杂质浓度(n2)是均匀的。反向窄沟道效果在N沟道型MOS晶体管中比P沟道型MOS晶体管中大，所以，为了只使N沟道型MOS晶体管的电压Vt上升进行了追加注入离子。由此，可以省略图5中的工序S4的实施，所以就有了减少离子注入工序的数量。
图7，表示图1中9个电路方块21～29每一个中晶体管诸特性的第3例。根据图7，与图4的例不同，电路方块21～29全部成为追加注入离子的对象。也就是，第2及第3 SRAM单元阵列24、27，第2及第3周围电路25、28，以及第2及第3逻辑电路26、29的每一个N沟道型MOS晶体管的沟道杂质浓度(n3)，通过追加注入离子，设定为高于其他电路方块21、22、23的每一个N沟道型MOS晶体管的沟道杂质浓度(n1)。还有，第2及第3 SRAM单元阵列24、27，第2及第3的周边电路25、28以及第2及第3逻辑电路26、29的每一个P沟道型MOS晶体管的沟道杂质浓度(n4)，通过追加注入离子，设定为高于其他电路方块21、22、23的每一个P沟道型MOS晶体管的沟道浓度(n2)。其结果，第2及第3SRAM单元阵列24、27，第2及第3周边电路25、28以及第2及第3逻辑电路26、29的每一个都由高电压Vt的MOS晶体管构成，达成了削减泄漏。
图8，表示图1中9个电路方块21～29每一个中晶体管诸特性的第4例。根据图6，与图7的例不同，第2及第3 SRAM单元阵列24、27，第2及第3周边电路25、28以及第2及第3逻辑电路26、29的每一个中P沟道型MOS晶体管被排除在追加注入离子对象之外。也就是，全部电路21～29的P沟道型MOS晶体管的沟道杂质浓度(n2)是均匀的。与图6的例一样，减少离子注入工序的数量。
图9，表示图1中9个电路方块21～29每一个中晶体管诸特性的第5例。根据图9，与图7的例不同，只使电路方块24、25、27、28成为追加注入离子的对象。也就是，第2及第3SRAM单元阵列24、27以及第2及第3周围电路25、28的每一个N沟道型MOS晶体管的沟道杂质浓度(n3)，通过追加注入离子，设定为高于其他电路方块21、22、23、26、29的每一个N沟道型MOS晶体管的沟道杂质浓度(n1)。还有，第2及第3SRAM单元阵列24、27以及第2及第3的周边电路25、28的每一个P沟道型MOS晶体管的沟道杂质浓度(n4)，通过追加注入离子，设定为高于其他电路方块21、22、23、26、29的每一个P沟道型MOS晶体管的沟道浓度(n2)。其结果，第2及第3SRAM单元阵列24、27以及第2及第3周边电路25、28的每一个都由高电压Vt的MOS晶体管构成，达成了削减泄漏。且，即便是在图9的例中，也可以使P沟道型MOS晶体管成为追加注入离子的对象之外。
图10，表示图1中9个电路方块21～29每一个中晶体管诸特性的第6例。根据图10，要求高集成度的构成第1～第3SRAM单元阵列21、24、27每一个的N沟道型MOS晶体管和P沟道型MOS晶体管的平均沟道宽度，为能使用反向窄沟道特性，设定为构成其他电路方块22、23、25、26、28、29每一个的N沟道型MOS晶体管及P沟道型MOS晶体管的平均沟道宽度(如0.6μm)的一半以下，如0.25μm。并且，第2及第3的SRAM单元阵列24、27的N沟道型MOS晶体管的栅氧化膜厚度，通过膜厚调整，设定为大于其他电路方块21、22、23、25、26、28、29每一个的N沟道型MOS晶体管的栅氧化膜厚。还有，第2及第3SRAM单元阵列24、27的P沟道型MOS晶体管的栅极氧化膜厚，通过膜厚调整，设定为大于其他电路方块21、22、23、25、26、28、29每一个的P沟道型MOS晶体管的栅极氧化膜厚。其结果，第1 SRAM单元阵列21的N沟道型MOS晶体管比其他电路方块22～29的各个N沟道型MOS晶体管具有更低的电压Vt，第1SRAM单元阵列21的P沟道型MOS晶体管比其他电路方块22～29的各个P沟道型MOS晶体管具有更低(绝对值小)的电压Vt。由低电压Vt构成的第1SRAM单元阵列21可能高速操作，由高电压Vt的MOS晶体管构成的第2及第3 SRAM单元阵列24、27中达成了削减泄漏。且，构成第2周边电路25的地址译码器或者是读出放大器，只要没有障碍，在待机时切断电源亦可。只是，由于第2逻辑电路(CPU)26中含有双稳态多谐振荡器，为了不使这个记忆数据消失，所以与第2 SRAM单元阵列24一样，设定为无切断电源。
且，将膜厚增加的对象限定在图2(a)中的驱动晶体管MN0、MN1及负荷晶体管MP0、MP1中亦可。也就是，只将第2及第3SRAM单元阵列24、27中的驱动晶体管MN0、MN1及负荷晶体管MP0、MP1的栅极氧化膜有选择地设定为厚膜。存取晶体管MN2、MN3，控制接地电压Vss，或是控制字线WL的电位变负，可以控制泄漏电流。
图11，表示对应于图10的晶体管诸特性的栅极氧化膜形成工序的工艺流程图。做为图11的前工序，如上所述，将构成第1～第3SRAM单元阵列21、24、27每一个的N沟道型MOS晶体管和P沟道型MOS晶体管的平均沟道宽度，设定为构成其他电路方块22、23、25、26、28、29每一个的N沟道型MOS晶体管及P沟道型MOS晶体管的平均沟道宽度的一半以下。并且、在图11的工序S11中，在全电路方块21～29中形成薄N沟道型MOS晶体管及P沟道型MOS晶体管的栅氧化膜。在工序S12中，只对特定电路方块24、27中通过实施N沟道型MOS晶体管及P沟道型MOS晶体管的栅氧化膜增厚的膜厚调整，实现厚栅氧化膜。
图12，表示对应于图10的晶体管诸特性的栅极氧化膜形成工序的其他工艺流程图。做为图12的前工序，如上所述，将构成第1～第3SRAM单元阵列21、24、27每一个的N沟道型MOS晶体管和P沟道型MOS晶体管的平均沟道宽度，设定为构成其他电路方块22、23、25、26、28、29每一个的N沟道型MOS晶体管及P沟道型MOS晶体管的平均沟道宽度的一半以下。并且，在图12的工序S21中，在全电路方块21～29中形成厚N沟道型MOS晶体管及P沟道型MOS晶体管的栅氧化膜。在工序S22中，只对特定电路方块24、27以外的(电路方块)通过实施N沟道型MOS晶体管及P沟道型MOS晶体管的栅氧化膜减薄的膜厚调整，实现薄栅氧化膜。
图13，表示图1中9个电路方块2 1～29每一个中晶体管诸特性的第7例。根据图13，与图10的例不同，第2及第3SRAM单元阵列24、27的P沟道型MOS晶体管的膜厚调整被排除在调整对象之外。也就是，全部电路21～29的P沟道型MOS晶体管的栅氧化膜厚是均匀的。反向窄沟道效果在N沟道型MOS晶体管中比P沟道型MOS晶体管中大，所以，为了只使N沟道型MOS晶体管的电压Vt上升而进行了膜厚调整。
图14，表示图1中9个电路方块21～29每一个中晶体管诸特性的第8例。根据图14，与图10的例不同，电路方块24～29全部成为膜厚调整对象。也就是，第2及第3 SRAM单元阵列24、27，第2及第3周围电路25、28，以及第2及第3逻辑电路26、29的每一个N沟道型MOS晶体管的栅极氧化膜，通过膜厚调整，设定为比其他电路方块21、22、23的每一个N沟道型MOS晶体管的栅极氧化膜厚的栅极氧化膜。其结果，第2及第3SRAM单元阵列24、27，第2及第3的周边电路25、28以及第2及第3逻辑电路26、29的每一个由高电压Vt的MOS晶体管构成，达成了削减泄漏。且，第1SRAM单元阵列21、第1周边电路22及第1逻辑电路23的每一个电源在待机时被切断的，不会产生随着栅极氧化膜减薄时而泄漏增加的问题。
图15，表示图1中9个电路方块21～29每一个中晶体管诸特性的第9例。根据图15，与图14的例不同，第2及第3SRAM单元阵列24、27，第2及第3周围电路25、28，以及第2及第3逻辑电路26、29的P沟道型MOS晶体管的膜厚调整被排除在调整对象之外。也就是，全部电路方块21～29的P沟道型MOS晶体管的栅氧化膜厚是均匀的。
图16，表示图1中9个电路方块21～29每一个中晶体管诸特性的第10例。根据图16，与图14的例不同，只有电路方块24、25、27、28成为膜厚调整对象。也就是，第2及第3 SRAM单元阵列24、27，以及第2及第3周围电路25、28的每一个N沟道型MOS晶体管的栅极氧化膜，通过膜厚调整，设定为比其他电路方块21、22、23、26、29的每一个N沟道型MOS晶体管的栅极氧化膜厚的栅极氧化膜。还有，第2及第3 SRAM单元阵列24、27，以及第2及第3周围电路25、28的每一个P沟道型MOS晶体管的栅极氧化膜，通过膜厚调整，设定为比其他电路方块21、22、23、26、29的每一个P沟道型MOS晶体管的栅极氧化膜厚的栅极氧化膜。其结果，第2及第3 SRAM单元阵列24、27，以及第2及第3的周边电路25、28的每一个由高电压Vt的MOS晶体管构成，达成了削减泄漏。且，即便是图16的例也可将P沟道型MOS晶体管排除在膜厚调整对象之外。
在此，有关上述反向窄沟道特性及追加注入离子具体而详细地加以说明。
图17，表示以N沟道型MOS晶体管的沟道宽度W为参数的沟道杂质浓度和阈值电压Vt的关系。当沟道宽度W一定时，阈值电压Vt与杂质浓度的平方大致成比例。并且，W＝0.25μm情况下的比例系数比W＝0.6μm的情况小。
图18，表示以N沟道型MOS晶体管的沟道杂质浓度为参数的沟道宽度W和阈值电压Vt的关系。图18中的黑圆点，对应于图4所表示的晶体管的诸特性。当沟道杂质浓度为n1时，表示沟道宽度W越小阈值电压Vt变得越低的反向窄沟道特性。因此，第1SRAM单元阵列21的N沟道型MOS晶体管，具有低于电路方块22、23、25、26、28、29的阈值电压Vt。也就是，即便是沟道杂质浓度相同，只要通过改变沟道宽度就可以控制阈值电压Vt的大小。第2及第3 SRAM单元阵列24、27的N沟道型MOS晶体管，通过追加注入离子提高沟道杂质的浓度到n3，使其与电路方块22、23、25、26、28、29每一个N沟道型MOS晶体管具有同样大小的阈值电压Vt。这个结果，第1SRAM单元阵列21的N沟道型MOS晶体管就成为了具有最低阈值电压Vt。
图19，表示以N沟道型MOS晶体管的沟道杂质浓度为参数的沟道宽度W和单位长度漏极电流Ids的关系。如图19所示第1SRAM单元阵列21的N沟道型MOS晶体管表示最大值。也就是，与电路方块22、23、25、26、28、29在同一个制造工序中，在第1SRAM单元阵列21中可以实现具有最高驱动能力的N沟道型MOS晶体管。
且，通过改变栅极氧化膜厚可以控制阈值电压Vt的大小。也就是，只要加厚栅极氧化膜的厚度就能提高阈值电压Vt，达成削减泄漏。
在选定MOS晶体管的栅极宽度的时候，注意以下所述的几点是必要的。
图20，是图1的半导体集成电路10中的N沟道型MOS晶体管和P沟道型MOS晶体管的剖面图。在图20中，左侧表示N沟道型MOS晶体管的区域，右侧表示P沟道型MOS晶体管的区域。图21，是图20中N沟道型MOS晶体管的栅极宽度方向的剖面图。在两图中，30是P型半导体基板，31是N阱，32是分离区域，41及51是栅极氧化膜，42及52是栅电极，43及53是源电极，44及54是是漏极电极。如图21所示，沟道宽度若是变得非常小，实际有效的沟道宽度Weff就变得小于掩膜宽度Wmack。
图22，表示沟道宽度非常小的情况下的N沟道型MOS晶体管的以沟道杂质浓度为参数的实际有效沟道宽度Weff和单位长度的漏极电流Ids的关系。比较图19和图22可知，Weff若比Wmask小则Ids减小。若不设法缩小这个减小量，即便是好不容易用反向窄沟道特性降低了第1SRAM单元阵列21的N沟道型MOS晶体管的阈值电压Vt，说不定Ids也会减小。
若是Wmack变小，图21所示的N沟道型MOS晶体管和分离区域32的分界部分的晶体管特性的影响变大。若降低和分离区域32在分界部分形成的晶体管阈值电压Vt，其影响会使全体阈值电压Vt降低。这样的分离区域32的特性，依赖于在形成这个分离区域32时的侧壁注入、影响电场分布的分离区域32的形状，特别是由于影响位于栅极电极42直下方的分离区域32的分界部分的电场分布，影响到阈值电压Vt。因此，通过控制分离区域32的形状、在其侧壁中的注入、埋入分离区域32的氧化膜的栅极电极42的直下方的形状，如所示的图18的反向窄沟道特性那样，决定杂质浓度分布是必要的。
最后，说明第1、第2及第3SRAM单元阵列21、24、27的平面设计。在第1SRAM单元阵列中，采用每一个存储元件的位线长比每一个字线短的横向型存储元件。另一方面，第2及第3SRAM单元阵列24、27中，采用各自每一个存储元件的位线长比每一个存储元件字线长的纵向型存储元件。
图23，表示第1SRAM单元阵列21的横向型存储元件。在图23中，BL及/BL为各个位线，WL为字线，MN0及MN1为具有各个驱动晶体管机能的N沟道型MOS晶体管，MN2及MN3为具有各个存取晶体管机能的N沟道型MOS晶体管，MP0及MP1为具有各个负荷晶体管机能的P沟道型MOS晶体管，NW为N阱，BC为位线触点，SH0及SH1为各个共有触点。配置着在N阱NW中的两个P沟道型MOS晶体管MP0及MP1，N阱NW左侧区域中的两个N沟道型MOS晶体管MN0及MN2，N阱NW右侧区域中的两个N沟道型MOS晶体管MN1及MN3。
图24，表示图1中的第2及第3SRAM单元阵列24、27的纵向型存储元件。在图24中，BL及/BL为各个位线，WL为字线，MN0及MN1为具有各个驱动晶体管机能的N沟道型MOS晶体管，MN2及MN3为具有各个存取晶体管机能的N沟道型MOS晶体管，MP0及MP1为具有各个负荷晶体管机能的P沟道型MOS晶体管，NW为N阱，BC为位线触点。配置着在N阱NW中的两个P沟道型MOS晶体管MP0及MP1，N阱NW下侧区域中的4个N沟道型MOS晶体管MN0～MN3。
图25(a)表示图23中的横向型存储元件的位配线，图25(b)表示图24中的纵向型存储元件的位配线。图25(a)所示的横向型存储元件与图25(b)所示的纵向型存储元件相比，驱动晶体管MN0及MN1的沟道宽度可以缩小。其一，是因为横向型存储元件的每一个存储元件的位线电容小。位线电容小的理由是每一个存储元件的位线自身短，加上相邻配线之间的间距大。其二，横向型存储元件的位线对之间的电位差容易变大。这是因为要在位线之间设置电源线等密封线，由于相邻位线之间的耦合共有，数据不易减少。由以上的理由，根据横向型存储元件，为使位线放电的大元件电流不再需要，决定元件电流的驱动晶体管MN0及MN1的沟道宽度可以缩小。
图26，是表示图23的横向型存储元件和图24的纵向型存储元件的各自的存取时间和MOS晶体管所必要的沟道宽度的关系的图。根据图26，横向型存储元件，在与纵向型存储元件实现同样的存取时间时的沟道宽度小，容易实现低阈值电压Vt。因此，对于容许泄漏和高速优先的第1SRAM单元阵列21横向型存储元件较为合适，而对于不得不控制泄漏电流的第2及第3SRAM单元阵列24、27则纵向型存储元件较为合适。
(发明效果)
正如以上的说明，只要根据本发明的做法，利用了MOS晶体管的反向窄沟道特性，采用了为调整沟道杂质浓度的追加注入离子或者是栅氧化膜厚的调整，再加上对应于每一次电路方块的操作速度，有无电源截断而分开使用低阈值电压Vt的MOS晶体管和高阈值电压Vt的MOS晶体管，所以，不需增加制造过程的难度，可以得到在统一晶片上安装满足各种各样性能要求的复数电路块。

Claims (24)

1.一种半导体集成电路，其由CMOS构成，包括：在第1频率下操作的，且根据需要截断电源的第1SRAM(静态随机存取存储器)、存取这个第1SRAM的第1逻辑电路、由低于上述第1频率的第2频率操作的，且在上述第1SRAM截断电源时也被提供电源的第2SRAM、存取这个第2SRAM的第2逻辑电路、其特征为：
上述第1SRAM，包含第1SRAM单元阵列和存取这个第1SRAM单元阵列时经过的第1周围电路；
上述第2SRAM，包含第2SRAM单元阵列和存取这个第2SRAM单元阵列时经过的第2周围电路；
至少N沟道型MOS晶体管和P沟道型MOS晶体管的其中之一是这样的，为使上述第1SRAM单元阵列的MOS晶体管具有低于上述第2SRAM单元阵列的MOS晶体管的阈值电压，设定构成上述第1及第2SRAM单元阵列的MOS晶体管的平均沟道宽度为构成上述第1和第2周围电路、以及第1和第2逻辑电路的MOS晶体管的平均沟道宽度的一半以下，且上述第2SRAM单元阵列，包含设定为与上述第1SRAM单元阵列、上述第1周围电路和上述第1逻辑电路的MOS晶体管的沟道杂质浓度不同的MOS晶体管。
2.根据权利要求第1项所述半导体集成电路，其特征为：
在上述第2SRAM单元阵列中，只选择驱动晶体管及负荷晶体管设定其沟道杂质浓度为高沟道杂质浓度。
3.根据权利要求第1项所述半导体集成电路，其特征为：
至少N沟道型MOS晶体管和P沟道型MOS晶体管其中之一是这样的，为使上述第2周围电路的MOS晶体管具有比第1周围电路的MOS晶体管高的阈值电压，设定上述第2周围电路的MOS晶体管的沟道杂质浓度比上述第1周围电路和上述第1逻辑电路的每一个MOS晶体管的沟道杂质浓度高。
4.根据权利要求第1项所述半导体集成电路，其特征为：
至少N沟道型MOS晶体管和P沟道型MOS晶体管的其中之一是这样的，为使上述第2逻辑电路的MOS晶体管具有比第1逻辑电路的MOS晶体管高的阈值电压，设定上述第2逻辑电路的MOS晶体管的沟道杂质浓度比上述第1SRAM单元阵列、上述第1周围电路和上述第1逻辑电路的每一个MOS晶体管的沟道杂质浓度高。
5.根据权利要求第1项所述半导体集成电路，其特征为：
上述第2SRAM单元阵列及上述第2逻辑电路处于常供电状态，而上述第2周围电路则根据需要截断电源。
6.根据权利要求第1项所述半导体集成电路，其特征为：
上述第1SRAM单元阵列具有每一个存储元件位线长度比每一个存储元件字线短的横向型存储元件；上述第2SRAM单元阵列具有每一个存储元件的位线比每一个存储元件的字线长的纵向型存储元件。
7.根据权利要求第1项所述半导体集成电路，其特征为：
还包括：在比上述第1频率低的第3频率下操作的，且根据需要截断电源的第3SRAM和存取这个第3SRAM的第3逻辑电路；
上述第3SRAM，包含具有比上述第2SRAM单元阵列的记忆容量大的第3SRAM单元阵列和在存取这个第3SRAM单元阵列时必须经过的第3周围电路；
至少N沟道型MOS晶体管和P沟道型MOS晶体管的其中之一是这样的，为使上述第3SRAM单元阵列的MOS晶体管具有高于上述第1SRAM单元阵列的MOS晶体管的阈值电压，设定构成上述第3SRAM单元阵列的MOS晶体管的平均沟道宽度为构成上述第1、第2和第3周围电路，以及第1、第2和第3逻辑电路的MOS晶体管的平均沟道宽度的一半以下，且上述第3SRAM单元阵列的沟道杂质浓度，设定为比上述第1SRAM单元阵列、上述第1周围电路及上述第1逻辑电路每一个的MOS晶体管的沟道杂质浓度高。
8.根据权利要求第7项所述半导体集成电路，其特征为：
在上述第3SRAM单元阵列中，只选择驱动晶体管及负荷晶体管设定其沟道杂质浓度为高沟道杂质浓度。
9.根据权利要求第7项所述半导体集成电路，其特征为：
至少N沟道型MOS晶体管和P沟道型MOS晶体管其中之一是这样的，为使上述第3周围电路的MOS晶体管具有比第1周围电路的MOS晶体管高的阈值电压，设定上述第3周围电路的MOS晶体管的沟道杂质浓度，比上述第1SRAM单元阵列、上述第1周围电路和上述第1逻辑电路的MOS晶体管的沟道杂质浓度高。
10.根据权利要求第7项所述半导体集成电路，其特征为：
至少N沟道型MOS晶体管和P沟道型MOS晶体管其中之一是这样的，为使上述第3逻辑电路的MOS晶体管具有比第1逻辑电路的MOS晶体管高的阈值电压，设定上述第3逻辑电路的MOS晶体管的沟道杂质浓度，比上述第1SRAM单元阵列、上述第1周围电路和上述第1逻辑电路的MOS晶体管的沟道杂质浓度高。
11.根据权利要求第7项所述半导体集成电路，其特征为：
上述第1SRAM单元阵列具有每一个存储元件位线长度比每一个存储元件字线短的横向型存储元件；上述第2和第3SRAM单元阵列具有每一个存储元件的位线比每一个存储元件的字线长的纵向型存储元件。
12.一种半导体集成电路，由CMOS构成，包括：在第1频率下操作的，且根据需要截断电源的第1SRAM、存取这个第1SRAM的第1逻辑电路、在低于上述第1频率的第2频率下操作的，且在上述第1SRAM截断电源时也被提供电源的第2SRAM、存取这个第2SRAM的第2逻辑电路、其特征为：
上述第1SRAM，包含第1SRAM单元阵列和存取这个第1SRAM单元阵列时经过的第1周围电路；
上述第2SRAM，包含第2SRAM单元阵列和存取这个第2SRAM单元阵列时经过的第2周围电路；
至少N沟道型MOS晶体管和P沟道型MOS晶体管其中之一是这样的，为使上述第1SRAM单元阵列的MOS晶体管具有低于上述第2SRAM单元阵列的MOS晶体管的阈值电压，设定构成每一个上述第1及第2SRAM单元阵列的MOS晶体管的平均沟道宽度为构成每一个上述第1和第2周围电路以及第1和第2逻辑电路的MOS晶体管的平均沟道宽度的一半以下，且上述第2SRAM单元阵列，包含设定为与上述第1SRAM单元阵列、上述第1周围电路及上述第1逻辑电路的MOS晶体管的栅氧化膜的厚度不同的MOS晶体管。
13.根据权利要求第12项所述半导体集成电路，其特征为：
在上述第2SRAM单元阵列中，只选择驱动晶体管及负荷晶体管设定其栅氧化膜为厚膜。
14.根据权利要求第12项所述半导体集成电路，其特征为：
至少N沟道型MOS晶体管和P沟道型MOS晶体管其中之一是这样的，为使上述第2周围电路的MOS晶体管具有比第1周围电路的MOS晶体管高的阈值电压，设定上述第2周围电路的MOS晶体管的栅氧化膜的厚度比上述第1周围电路和上述第1逻辑电路的每一个MOS晶体管的栅氧化膜的厚。
15.根据权利要求第12项所述半导体集成电路，其特征为：
至少N沟道型MOS晶体管和P沟道型MOS晶体管其中之一是这样的，为使上述第2逻辑电路的MOS晶体管具有比第1逻辑电路的MOS晶体管高的阈值电压，设定上述第2逻辑电路的MOS晶体管的栅氧化膜的厚度比上述第1SRAM单元阵列、上述第1周围电路和上述第1逻辑电路的MOS晶体管的栅氧化膜的厚。
16.根据权利要求第12项所述半导体集成电路，其特征为：
上述第2SRAM单元阵列及上述第2逻辑电路处于常供电状态，而上述第2周围电路则根据需要截断电源。
17.根据权利要求第12项所述半导体集成电路，其特征为：
上述第1SRAM单元阵列具有每一个存储元件位线长度比每一个存储元件字线短的横向型存储元件；上述第2SRAM单元阵列具有每一个存储元件的位线比每一个存储元件的字线长的纵向型存储元件。
18.根据权利要求第12项所述半导体集成电路，其特征为：
还包括：在比上述第1频率低的第3频率下操作的，且根据需要截断电源的第3SRAM和存取这个第3SRAM的第3逻辑电路；
上述第3SRAM，包含具有比上述第2SRAM单元阵列的记忆容量大的第3SRAM单元阵列和存取这个第3SRAM单元阵列时经过的第3周围电路；
至少N沟道型MOS晶体管和P沟道型MOS晶体管其中之一是这样的，为使上述第3SRAM单元阵列的MOS晶体管具有高于上述第1SRAM单元阵列的MOS晶体管的阈值电压，设定构成上述第3SRAM单元阵列的MOS晶体管的平均沟道宽度为构成上述第1、第2和第3周围电路以及第1、第2和第3逻辑电路的MOS晶体管的平均沟道宽度的一半以下，且上述第3SRAM单元阵列的栅氧化膜厚度，设定为比上述第1SRAM单元阵列、上述第1周围电路及上述第1逻辑电路的MOS晶体管的栅氧化膜的厚。
19.根据权利要求第18项所述半导体集成电路，其特征为：
在上述第3SRAM单元阵列中，只选择驱动晶体管及负荷晶体管设定其栅氧化膜为厚膜。
20.根据权利要求第18项所述半导体集成电路，其特征为：
至少N沟道型MOS晶体管和P沟道型MOS晶体管其中之一是这样的，为使上述第3周围电路的MOS晶体管具有比第1周围电路的MOS晶体管高的阈值电压，设定上述第3周围电路的MOS晶体管的栅氧化膜的厚度比上述第1SRAM单元阵列、上述第1周围电路和上述第1逻辑电路的MOS晶体管的栅氧化膜的厚。
21.根据权利要求第18项所述半导体集成电路，其特征为：
至少N沟道型MOS晶体管和P沟道型MOS晶体管其中之一是这样的，为使上述第3逻辑电路的MOS晶体管具有比第1逻辑电路的MOS晶体管高的阈值电压，设定上述第3逻辑电路的MOS晶体管的栅氧化膜的厚度比上述第1SRAM单元阵列、上述第1周围电路和上述第1逻辑电路的MOS晶体管的栅氧化膜的厚。
22.根据权利要求第18项所述半导体集成电路，其特征为：
上述第1SRAM单元阵列具有每一个存储元件位线长度比每一个存储元件字线短的横向型存储元件；上述第2和第3SRAM单元阵列具有每一个存储元件的位线比每一个存储元件的字线长的纵向型存储元件。
23.一种半导体集成电路的制造方法，半导体集成电路由CMOS构成，包括：在第1频率下操作的，且根据需要截断电源的第1SRAM、存取这个第1SRAM的第1逻辑电路、在低于上述第1频率的第2频率下操作的，且在上述第1SRAM截断电源时也被提供电源的第2SRAM、存取这个第2SRAM的第2逻辑电路、上述第1SRAM包含，第1SRAM单元阵列、介于存取这个第1SRAM单元阵列中间的第1周围电路；上述第2SRAM包含，第2SRAM单元阵列、介于存取这个第2SRAM单元阵列中间的第2周围电路；其特征为：
包括以下工序，
为使上述第1SRAM单元阵列的MOS晶体管具有低于上述第2SRAM单元阵列的MOS晶体管的阈值电压，至少对N沟道型MOS晶体管和P沟道型MOS晶体管的其中之一所进行的，
设定构成上述第1及第2SRAM单元阵列的MOS晶体管的平均沟道宽度为构成上述第1和第2周围电路以及第1和第2逻辑电路的MOS晶体管的平均沟道宽度的一半以下的工序；
使上述第1及第2SRAM单元阵列、上述第1周围电路及上述第1逻辑电路的MOS晶体管的沟道杂质浓度成为相同的离子注入工序；
为使上述第2SRAM单元阵列的MOS晶体管的沟道杂质浓度比上述第1SRAM单元阵列、上述第1周围电路和上述第1逻辑电路的MOS晶体管的沟道杂质浓度高所进行的，
向上述第2SRAM单元阵列的MOS晶体管的沟道区域追加注入离子的工序。
24.一种半导体集成电路的制造方法，半导体集成电路由CMOS构成，包括：由第1频率操作的，且根据需要截断电源的第1SRAM、存取这个第1SRAM的第1逻辑电路、由低于上述第1频率的第2频率操作的，且在上述第1SRAM截断电源时也被提供电源的第2SRAM、存取这个第2SRAM的第2逻辑电路、上述第1SRAM，包含第1SRAM单元阵列和存取这个第1SRAM单元阵列时经过的第1周围电路、上述第2SRAM，包含第2SRAM单元阵列和存取这个第2SRAM单元阵列时经过的第2周围电路、其特征为：
包括以下工序，
为使上述第1SRAM单元阵列的MOS晶体管具有低于上述第2SRAM单元阵列的MOS晶体管的阈值电压，至少对N沟道型MOS晶体管和P沟道型MOS晶体管的其中之一所进行的，
设定构成上述第1及第2SRAM单元阵列的MOS晶体管的平均沟道宽度为构成上述第1和第2周围电路以及第1和第2逻辑电路的MOS晶体管的平均沟道宽度的一半以下的工序；
使上述第1及第2SRAM单元阵列、上述第1周围电路及上述第1逻辑电路的MOS晶体管的栅氧化膜厚度成为相同厚度的栅氧化膜形成工序；
为使上述第2SRAM单元阵列的MOS晶体管的栅氧化膜厚度，具有比上述第1SRAM单元阵列、上述第1周围电路及上述第1逻辑电路的MOS晶体管的栅氧化膜的厚所进行的膜厚调整工序。
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