CN1767210A - 具有减少外部能量粒子冲击的半导体装置 - Google Patents
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Abstract
本发明是有关于一种具有减少外部能量粒子冲击的半导体装置。其主要包括NMOS晶体管、PMOS晶体管、第一电压以及第二电压。NMOS晶体管位于深N型井区的P型井区上。PMOS晶体管位于该深N型井区的N型井区上。第一电压耦合至PMOS晶体管的源极节点。第二电压高于第一电压，且第二电压耦合至N型井区，其中第二电压用以扩展PMOS与NMOS晶体管的空乏区，以吸收外部的能量粒子所形成的电子及电洞。
Description
技术领域
本发明涉及一种半导体装置，特别是涉及一种改良的具有减少外部能量粒子冲击的半导体装置。
背景技术
无可避免地，半导体装置经常受到来自外部环境的能量粒子的撞击。举例来说，宇宙射线所包含的高能量中子因撞击电路元件或是半导体装置中的同位素而释放出α粒子，导致带有能量的粒子降低半导体装置的运作效能。
例如，半导体记忆装置包含许多的记忆体晶胞的阵列。每个晶胞储存“0”或“1”的资料位元(Data Bit)，以表示电性的低电压状态或是高电压状态。8个资料位元代表1个资料位元组(Data Byte)，16个资料位元代表1个资料字元(Data Word)。在每个记忆体的运作周期中，至少将一位元组(Byte)的资料写入记忆体阵列中，或是从记忆体阵列中读取一位元组(Byte)的资料。
晶胞的实体结构包含垂直的位元线(Bit Lines)以及水平的字元线(Word Lines)，以利于读取记忆体阵列中的资料或是将资料写入记忆体阵列中。当字元线以及位元线致动(Activated)时，开始进行资料读取或是资料写入周期，以使位于字元线与位元线的交会处的存取晶胞可接收来自位元线的资料或是将资料传送至位元线，而且是以随机方式(Random Order)来存取晶胞的资料。
一个晶胞包括一电子元件，每个电子元件设有多个晶体管。例如一个静态随机存取记忆体(Static Random Access Memory，SRAM)的晶胞设有复数个金属氧化物半导体的场效晶体管(MOSFETs)。一个SRAM晶胞通常包含6个晶体管晶胞，每个晶体管晶胞设有2个P型的场效晶体管(MOSFET)以及4个N型的场效晶体管(MOSFET)，且一个晶胞设有两个反向器，主要是通过两个以字元线控制的存取晶体管，以利用两个互补位元线来存取反向器。上述的结构具有低耗电量的特性，而且位元线与字元线可避免于电子杂讯的干扰，以及避免α粒子带来的电荷的干扰。
然而由于许多产品技术所使用的半导体记忆装置需要具备小型化以及高携带性的特点，半导体记忆装置的设计必须慎重考量如何简化空间。特定而言，为了维持尺寸以及效能上的优势，晶胞的几何尺寸需要进一步缩减。但是随着晶胞几何尺寸的缩小，将衍生许多问题。在SRAM晶胞中，两个反向器的每个储存节点具有该反向器的两个晶体管的闸极电容值，而随着晶胞几何尺寸的缩小，电容值也会缩小。由于当作储存资料的电荷变少，使得资料的完整性容易受到来自位元线或是字元线的电子杂讯的干扰，或是α粒子所导致的电荷干扰。当高能量的宇宙射线(中子)撞击封装材质的同位素，外部的α粒子将于封装材质中形成带电离子，其中封装材质用于环绕半导体记忆装置及/或半导体材质。接着α粒子变成电子杂讯，干扰附近记忆体晶胞的资料完整性。此种因为电子杂讯造成的干扰性错误的机率称为软错误率(Soft Error Rate)。当软错误率增加，资料的流失将更为严重。因此半导体记忆装置的杂讯免疫能力是半导体元件设计需要持续关注的重点。
在半导体记忆装置的设计领域中需要提供一种记忆装置来提高杂讯的免疫力，以减少外部粒子所造成的冲击。
由此可见，上述现有的半导体装置在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决半导体装置存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新型结构的半导体装置，便成了当前业界极需改进的目标。
有鉴于上述现有的半导体装置存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型结构的具有减少外部能量粒子冲击的半导体装置，能够改进一般现有的半导体装置，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的半导体装置存在的缺陷，而提供一种新型结构的具有减少外部能量粒子冲击的半导体装置，所要解决的技术问题是使其通过改善晶体管电路的杂讯免疫力，以减少或是控制半导体记忆装置内部的软错误率，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体装置，其至少包括：至少一NMOS晶体管，位于P型井区上，该P型井区位于一基材的深N型井区中；至少一PMOS晶体管，位于N型井区上，该N型井区位于该深N型井区中；一第一电压，耦合于该PMOS晶体管的源极节点；以及一第二电压，大于该第一电压，且该第二电压耦合于该N型井区，其中该第二电压可使具有电场的层间空乏区，从该第二电压扩大至该基材，藉以吸收外部的粒子所形成的电子及电洞。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的具有减少外部能量粒子冲击的半导体装置，其中所述的第一电压是正供应电压。
前述的具有减少外部能量粒子冲击的半导体装置，其中所述的PMOS与该NMOS是串联状态。
前述的具有减少外部能量粒子冲击的半导体装置，其中所述的深N型井区是位于P型基材中。
前述的具有减少外部能量粒子冲击的半导体装置，其中所述的P型井区是耦合于接地位置。
前述的具有减少外部能量粒子冲击的半导体装置，其更包括一第三电压，与该第一电压互补，该第三电压耦合于该NMOS晶体管的源极。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种半导体记忆装置，其至少包括：一第一PMOS晶体管及一第一NMOS晶体管，该第一PMOS晶体管的闸极串联至该第一NMOS晶体管的闸极；一第二PMOS晶体管及一第二NMOS晶体管，该第二PMOS晶体管的闸极串联至该第二NMOS晶体管的闸极，该第二PMOS晶体管及该第二NMOS晶体管两者的该些闸极耦合于该第一PMOS晶体管及该第一NMOS晶体管的汲极，而该第二PMOS晶体管及该第二NMOS晶体管两者的汲极耦合于该第一PMOS晶体管及该第一NMOS晶体管的闸极，其中该第一、第二PMOS晶体管设置于一N型井区中，该第一、第二NMOS晶体管设置于一P型井区中，且该第一、第二PMOS晶体管及该第一、第二NMOS晶体管位于基材的深N型井区中；一第一电压，耦合于该第一、第二PMOS晶体管的源极节点；以及一预定电压，大于该第一电压，且该预定电压耦合于该N型井区，该预定电压可使具有电场的层间空乏区，从该预定电压扩大至该基材，以吸收外部的粒子所形成的电子及电洞，以减少该记忆装置的软错误率。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的半导体记忆装置，其更包括耦合于该第一及第二NMOS晶体管的源极的第二供应电压。
前述的半导体记忆装置，其中所述的第一供应电压是Vdd且该第二供应电压是Vss。
前述的半导体记忆装置，其中所述的深N型井区是位于P型基材中。
前述的半导体记忆装置是静态随机存取记忆体装置。
前述的半导体记忆装置，其中所述的P型井区是耦合于接地位置。
借由上述技术方案，本发明具有减少外部能量粒子冲击的半导体装置至少具有下列优点：
本发明通过改善晶体管电路的杂讯免疫力，减少或者控制半导体记忆装置内部的软错误率。本发明的方法在晶体管上施加额外的偏压，以利用施加的偏压吸收及驱除记忆体元件中因为α粒子所造成的电子杂讯。本发明的结构有助于维持半导体记忆装置的资料讯号的完整性，并且有易于发展导入具有记忆体装置的高阶电子装置设计。
综上所述，本发明特殊结构的具有减少外部能量粒子冲击的半导体装置，其通过改善晶体管电路的杂讯免疫力，减少或者控制半导体记忆装置内部的软错误率。其具有上述诸多的优点及实用价值，并在同类产品中未见有类似的结构设计公开发表或使用而确属创新，其不论在产品结构或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的半导体装置具有增进的多项功效，从而更加适于实用，而具有产业广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是习知半导体记忆电路的实体结构的剖视图。
图2是依据本发明的1实施例的半导体记忆电路的实体结构的剖视图。
图3是依据本发明的1实施例中具有六个晶体管(6T)晶胞的静态随机存取记忆体(SRAM)的示意图。
100 半导体记忆电路 101a PMOS晶体管
101b NMOS晶体管 102 硅基材
104 N型井区 106a P+源极区域
106b P+汲极区域 108 闸电极
110 导电内连线 112 P型井区
114a N+汲极区域 114b N+源极区域
116 闸电极
200 半导体记忆电路 202硅基材
204 N型重掺杂井区 206N型井区
208 P型井区 210a P+源极区域
210b P+汲极区域 212 闸电极
214a N+汲极区域 214b N+源极区域
216 闸电极 218 导电内连线
220 p型重掺杂区域 222 n型重掺杂的N+区域
224 层间空乏区 226 扩大的空乏区
228电场方向 300静态随机存取记忆体(SRAM)电路
302、304PMOS晶体管
306、308NMOS晶体管
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的具有减少外部能量粒子冲击的半导体装置其具体实施方式、结构、特征及其功效，详细说明如后。
本发明的半导体装置可避免外部能量粒子造成的冲击。下文中以记忆体装置为例，说明如何在记忆体装置中避免软错误率。应注意的是，本发明的半导体装置亦适用于任何尺寸的电子元件中。
请参阅图1所示，是习知半导体记忆电路100的实体结构的剖视图。PMOS晶体管101a连接至NMOS晶体管101b，且此两个晶体管位于p型浅掺杂的硅基材102。PMOS晶体管设置于N型井区(N-well)104中，是以n型掺质的离子布植法形成该N型井区104。PMOS晶体管的p型掺杂区域、P+源极区域106a以及P+汲极区域106b设置于N型井区104中。值得注意的是，P+源极区域106a以及P+汲极区域106b的掺杂浓度高于N型井区104，且N型井区104的掺杂浓度高于p型浅掺杂的硅基材102。PMOS晶体管的闸电极108设置于PMOS的P+源极区域106a与P+汲极区域106b之间，并且利用多个接触垫(Contact)使PMOS晶体管形成电性连接，包括连接至晶体管的P+源极106a的Vdd接触垫、连接至晶体管的闸极的Vg接触垫、以及用以串联PMOS晶体管的P+汲极106b至邻近的晶体管的导电内连线110。
NMOS晶体管设置于P型井区(P-well)112中，是以p型掺质的离子布植法形成该P型井区112。NMOS晶体管的n型掺杂区域、N+汲极区域114a以及N+源极区域114b设置于P型井区112中。值得注意的是，N+汲极区域114a以及N+源极区域114b的掺杂浓度高于P型井区112，且P型井区112的掺杂浓度高于p型浅掺杂的硅基材102。NMOS晶体管的闸电极116设置于NMOS的N+汲极区域114a与N+源极区域114b之间，利用多个接触垫(Contact)使NMOS晶体管形成电性连接，主要包括连接至晶体管的N+源极的Vss接触垫、连接至晶体管的闸极的Vg接触垫、以及用以串联NMOS晶体管的N+汲极114a至邻近的晶体管的导电内连线110。
图1亦显示外部的α粒子在上述的晶体管电路中形成电子杂讯。许多的α粒子a撞击PMOS及NMOS晶体管的半导体材质，在晶体管闸极的邻近区域释放出偏离的电子e以及电洞h，这些偏离的电子e以及电洞h如同电子杂讯，足以干扰晶体管的电气效能以及电气特性。应注意的是，电子杂讯源较容易被吸引到高浓度的晶体管掺杂区域，例如P+区域(106a、106b)、N+区域(114a、114b)、N型井区104以及P型井区112，而不会被吸引到电路元件的主动区域，例如p型基材102。
请参阅图2所示，是依据本发明的1实施例的半导体记忆电路200的实体结构的剖视图，以减少或是控制α粒子造成的杂讯。PMOS晶体管连接至NMOS晶体管，此两个晶体管位于p型浅掺杂的硅基材202。PMOS以及NMOS晶体管设置于N型重掺杂井区(DN-well)204中，是以n型掺质的离子布植法形成该N型重掺杂井区(DN-well)204。形成N型重掺杂井区(DN-well)204的离子布植步骤使重N型掺杂离子位于NMOS与PMOS晶体管的下方，且低于习知N型井区206以及P型井区208，但是并不会改变晶体管的电气效能。较佳实施例中，N型重掺杂井区(DN-well)204深入至p型基材中，以扩大杂讯免疫的区域，并且使N型重掺杂井区204远离NMOS与PMOS晶体管。PMOS晶体管的p型掺杂区域、P+源极区域210a以及P+汲极区域210b设置于N型井区206中。应注意的是，P+源极区域210a以及P+汲极区域210b的掺杂浓度高于N型井区206，且N型重掺杂井区204的掺杂浓度高于N型井区206以及p型的硅基材202。PMOS晶体管的闸电极212设置于PMOS的P+源极区域210a与P+汲极区域210b之间，利用多个接触垫(Contact)使PMOS晶体管形成电性连接，主要包括连接至晶体管的P+源极210a的Vdd接触垫、连接至晶体管的闸极的Vg接触垫、以及用以串联PMOS晶体管的P+汲极210b至邻近的晶体管的导电内连线218。
NMOS晶体管设置于P型井区(P-well)208中，是以p型掺质的离子布植法形成该P型井区208。NMOS晶体管的n型掺杂区域、N+汲极区域214a以及N+源极区域214b设置于P型井区208中。应注意的是，N+汲极区域214a以及N+源极区域214b的掺杂浓度高于P型井区208，且N型重掺杂井区204的掺杂浓度高于P型井区208以及p型的硅基材202。NMOS晶体管的闸电极216设置于NMOS的N+汲极区域214a与N+源极区域214b之间，利用多个接触垫(Contact)使PMOS晶体管形成电性连接，主要包括连接至晶体管的N+源极214b的Vss接触垫、连接至晶体管的闸极的Vg接触垫、以及用以串联NMOS晶体管的N+汲极214a至邻近的晶体管的导电内连线218。
请参阅图2所示，是显示N型重掺杂井区204以及NMOS晶体管的P型井区208的电性接触垫。Vdnw利用n型重掺杂的N+区域222连接N型重掺杂井区204，其中N+区域222位于N型井区206中。供应电压的GND接触垫的接地端设置于NMOS晶体管的P型井区208中。利用位于P型井区208的p型重掺杂区域220使GND连接至P型井区208。
外部的α粒子a冲击晶体管电路，电子e以及电洞h留在电路元件的半导体材质中，使得电子e被吸收并且通过Vdnw偏压电极的n型重掺杂的N+区域222来驱散电子e。应注意的是，由于Vdnw偏压电极的N+区域222与P+源极210a及P+汲极210b的P型重掺杂接触区域两者之间具有反向偏压的特性，使得层间空乏区(Layer Depletion Regions)224有效地扩大，层间空乏区224的扩大效应如图号226所示。当Vdnw等于Vdd时，空乏区的边界为图号224，而当Vdnw大于Vdd时，空乏区的边界为图号226，电场的方向如箭号228所示。此实施例中，电子e所形成的α粒子将移动至Vdnw偏压电极而被驱散，以消除并且控制电子杂讯。同样地，利用p型轻掺杂的基材202所提供的路径驱散位于PMOS与NMOS晶体管中的电洞h。
总之，本发明的实施例利用施加在N型井区206、N型重掺杂井区204、P型井区208以及p型轻掺杂基材202的偏压，藉由使N型井区206以及N型重掺杂井区204的偏压大于施加于晶体管的源极与汲极的Vdd供应电压，使得晶体管的接触区域与晶体管的源极节点形成分离的状态。此外，利用Vdnw与Vdd之间的反向偏压使晶体管的空乏区扩大。当越多的电子e以及电洞h被驱入至晶体管的空乏区中，可更有效地消除电子杂讯而不会对晶体管的效能造成影响。Vdnw区域的较高偏压亦如同是晶体管的背闸极电压，可减少晶体管的漏电流。此种特性可节省记忆阵列中晶体管离子布植的步骤，以使电路元件的设计及制造更为简化，以改善晶体管的临界电压的稳定性。
请参阅图3，其绘示依据本发明的1实施例中具有六个晶体管(6T)的静态随机存取记忆体(SRAM)电路300示意图。在电路图上设有两个PMOS晶体管(302、304)，其中PMOS晶体管(302、304)的源极S连接至Vdd供应电源。在本发明的实施例中，PMOS晶体管(302、304)亦包括施加于Vdnw、深N型井区以及晶体管基材的N型井区的背偏压B。每个PMOS晶体管的汲极D连接至邻近NMOS晶体管(306、308)的汲极D。邻近的NMOS晶体管(306、308)的源极S连接至Vss供应电压，并且在NMOS晶体管(306、308)的P型井区施加连接于GND接地的偏压B。上述的SRAM电路的偏压以及电路连接结构与图2一致，使本发明的半导体记忆电路的实体结构可以有效减少及控制半导体记忆装置的软错误率。
本发明的结构及方法施加额外的偏压于晶体管上，以利用偏压来吸收并且驱除α粒子所造成的电子杂讯，以减少并控制α粒子形成的杂讯。
本发明的实施例藉由Vdnw偏压电极的N型重掺杂的N+接触区域与PMOS源极210a及汲极210b的P型重掺杂的P+接触区域两者之间的反向偏压关联性，使电子e形成的α粒子转移至Vdnw偏压电极，以有效消除或是控制电子杂讯。同样地，利用p型轻掺杂的基材所提供的路径来驱散PMOS与NMOS晶体管中的电洞h。本发明的实施例利用施加在N型井区206、N型重掺杂井区204、P型井区208以及p型轻掺杂基材202的偏压，藉由使N型井区206以及N型重掺杂井区204的偏压大于施加于晶体管的源极与汲极的Vdd供应电压，使得晶体管的接触区域与晶体管的源极节点形成分离的状态。此外，利用Vdnw与Vdd之间的反向偏压使晶体管的空乏区扩大。当越多的电子e以及电洞h被驱入至晶体管的空乏区中，可更有效地消除电子杂讯而不会对晶体管的效能造成影响。
上述的方法通过改善晶体管电路的杂讯免疫力，以减少或是控制半导体记忆装置内部的软错误率。本发明的方法在晶体管上施加额外的偏压，以利用施加的偏压吸收及驱除记忆体元件中因为α粒子所造成的电子杂讯。本发明的结构有助于维持半导体记忆装置的资料讯号的完整性，并且有易于发展导入具有记忆体装置的高阶电子装置设计。
本发明揭露数个半导体装置的实施例，以减少外部的能量粒子所造成的冲击。本发明的结构及方法可适用于现有的电路设计以及半导体结构中，而且亦适用于现有或是未来需要具有α粒子的杂讯免疫力的电路设计。本发明的结构及方法使半导体装置的制程更具有高可靠度、高效能以及高品质。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的结构及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (12)
1、一种半导体装置，其特征在于其至少包括：
至少一NMOS晶体管，位于P型井区上，该P型井区位于一基材的深N型井区中；
至少一PMOS晶体管，位于N型井区上，该N型井区位于该深N型井区中；
一第一电压，耦合于该PMOS晶体管的源极节点；以及
一第二电压，大于该第一电压，且该第二电压耦合于该N型井区，其中该第二电压可使具有电场的层间空乏区，从该第二电压扩大至该基材，藉以吸收外部的粒子所形成的电子及电洞。
2、根据权利要求1所述的半导体装置，其特征在于其中所述的第一电压是正供应电压。
3、根据权利要求1所述的半导体装置，其特征在于其中所述的PMOS与该NMOS是串联状态。
4、根据权利要求1所述的半导体装置，其特征在于其中所述的深N型井区是位于P型基材中。
5、根据权利要求1所述的半导体装置，其特征在于其中所述的P型井区是耦合于接地位置。
6、根据权利要求1所述的半导体装置，其特征在于其更包括一第三电压，与该第一电压互补，该第三电压耦合于该NMOS晶体管的源极。
7、一种半导体记忆装置，其特征在于其至少包括：
一第一PMOS晶体管及一第一NMOS晶体管，该第一PMOS晶体管的闸极串联至该第一NMOS晶体管的闸极；
一第二PMOS晶体管及一第二NMOS晶体管，该第二PMOS晶体管的闸极串联至该第二NMOS晶体管的闸极，该第二PMOS晶体管及该第二NMOS晶体管两者的该些闸极耦合于该第一PMOS晶体管及该第一NMOS晶体管的汲极，而该第二PMOS晶体管及该第二NMOS晶体管两者的汲极耦合于该第一PMOS晶体管及该第一NMOS晶体管的闸极，其中该第一、第二PMOS晶体管设置于一N型井区中，该第一、第二NMOS晶体管设置于一P型井区中，且该第一、第二PMOS晶体管及该第一、第二NMOS晶体管位于基材的深N型井区中；
一第一电压，耦合于该第一、第二PMOS晶体管的源极节点；以及
一预定电压，大于该第一电压，且该预定电压耦合于该N型井区，该预定电压可使具有电场的层间空乏区，从该预定电压扩大至该基材，以吸收外部的粒子所形成的电子及电洞，以减少该记忆装置的软错误率。
8、根据权利要求7所述的半导体记忆装置，其特征在于其更包括耦合于该第一及第二NMOS晶体管的源极的第二供应电压。
9、根据权利要求8所述的半导体记忆装置，其特征在于其中所述的第一供应电压是Vdd且该第二供应电压是Vss。
10、根据权利要求7所述的半导体记忆装置，其特征在于其中所述的深N型井区是位于P型基材中。
11、根据权利要求7所述的半导体记忆装置，其特征在于其该半导体记忆装置是静态随机存取记忆体装置。
12、根据权利要求7所述的半导体记忆装置，其特征在于其中所述的P型井区是耦合于接地位置。
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