CN1269213C

CN1269213C - 标准格子型半导体集成电路器件

Info

Publication number: CN1269213C
Application number: CNB031540546A
Authority: CN
Inventors: 前野宗昭; 森本寿喜
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2002-08-14
Filing date: 2003-08-14
Publication date: 2006-08-09
Anticipated expiration: 2023-08-14
Also published as: KR20040016403A; US20040031995A1; US6849906B2; JP2004079702A; JP3612313B2; CN1495895A

Abstract

在第一格子单元中排列着具有高格子高度的多个标准格子，而在第二格子单元中排列着具有低格子高度的多个标准格子。在第二格子单元中，形成了其形状和特性实际上与排列在第一格子单元中、在具有高格子高度的标准格子中形成的晶体管有相同的形状和特性的晶体管。

Description

标准格子型半导体集成电路器件

相关申请对照

本申请根据于2002年8月14日提交的申请号为2002-236496的日本专利提出优先权的利益，它的全部内容通过引用结合在此。

技术领域

本发明涉及一种具有在高度上有差异的标准格子混合配置的标准格子(cell)型半导体集成电路器件。

背景技术

在标准格子型半导体集成电路器件中，为了要把许多的标准格子以高密度紧密地安排起来，把它们设计成具有相同的高度。

要实现标准格子的高集成度，把高度做低是有效的。但是，当需要用于高速工作的大尺寸晶体管时，就需要排列且并联连接的许多小尺寸晶体管以形成大尺寸晶体管。

当排列且并联连接的多个晶体管形成大尺寸晶体管时，每个格子具有比高度更高的前面宽度，即是长方形的。结果，产生更多的无效部分区域。在n-沟道和p-沟道MOS晶体管中，它们包括SDG(源、漏和栅)区，和在p势阱和n势阱间的边界。

所以，具有比前面宽度更高的格子，即纵长的格子，在构成大尺寸晶体管中就面积而论是有效的。

当在同一行中排列在格子高度上有极大差的标准格子时，在具有低格子高度的标准格子中在p势阱和n势阱之间的边界位置与具有高格子高度的边界位置是不同的。这造成在同一行中难以排列在格子高度上差异的标准格子。

因此，在一行中，只排列了具有相同高度的标准格子。在具有相同格子高度的标准格子中，形成了小尺寸的晶体管。在格子高度有差异的标准格子中，根据格子的高度形成了不同尺寸的晶体管。不同尺寸的晶体管，其特性亦不同。

正如在上面所描述的，由于只是具有相同格子高度的标准格子被排列在一行中，所以，在现有的半导体集成电路器件的技术中，具有需有大尺寸晶体管且需在高速下工作的高的高度标准格子被排列在一个格子单元中，而具有不需在高速下工作的低高度标准格式被安排在另一格子单元中。

在其中形成了多个格子单元的半导体集成电路器件中，当形成信号线以便越过电池块时，其线长度变得很长，因而延迟了信号。为了克服这个问题，在信号线中插入了称为重发器的缓冲放大器，以减少由该线引入的在信号中的延迟时间。

但是，在一个信号的路径中插入多个重发器的情况下，在排列着在格子高度上有差异的标准格子的不同格子单元中形成多个重发器时，由于排列在标准格子中的晶体管在尺寸上的不同，所以这些晶体管在特性方面亦是不同的。结果，在插入各重发器的信号路径中的信号延迟时间彼此都不相同。从而，所需的特性可能不能通过接收信号的电路来得到。

正如上面所描述的，排列在标准格子中的晶体管尺寸决定于标准格子的格子高度。结果，在其中形成在格子组成的诸电路在特性上是不同的。这就使得它不可能得到所需的特性。因此，希望获得解决这问题的方案。

发明内容

根据本发明的一个方面，所提供的标准格子型半导体集成电路器件包括：第一格子单元，在其中排列了多个第一标准格子，每个格子都有第一格子高度且有第一晶体管在其中形成；以及第二格子单元，在其中排列了多个具有与第一格子高度不同的第二格子高度的第二标准格子，包括标准格子的该多个第二标准格子，在其中形成了其特性与第一晶体管特性相同的第二晶体管。

附图简述

图1是标准格子型半导体集成电路器件的平面图；

图2是包括由并联连接的多个晶体管所组成的大尺寸晶体管的长方形标准格子的平面图；

图3是包括大尺寸晶体管的纵长形标准格子的平面图；

图4是在高度方面有差异的且排列在同一行中的标准格子的平面图；

图5用图解示出在用标准格子型半导体集成电路器件传输信号的信号路径的线路图；

图6是提供给格子单元多个电源供给电压的平面图；

图7是根据本发明第一实施例半导体集成电路器件配置的平面图；

图8A和8B是在图7中形成在不同格子单元中标准格子的平面图；

图9A是重发器的电路图；

图9B是重发器的等效电路图；

图10是在图7的半导体集成电路器件中信号传输路径电路的电路图；

图11根据本发明第二实施例在半导体集成电路器件中部分格子单元的平面图；

图12是根据该第二实施例在半导体集成电路器件中与图11中不同的部分另一格子单元的平面图；

图13是示于图12的在标准格子中晶体管的截面图；

图14是根据本发明第三实施例半导体集成电路器件配置的平面图；

图15是图14的部分放大平面图；以及

图16是根据本发明第四实施例半导体集成电路器件配置的平面图。

具体实施方法

在下文中，将参考附图详细解释本发明诸实施例。在所有附图中，对相同的元件用对应的参考数字指出并省去对它们的重复解释。

图1示出在标准格子型半导体集成电路器件形成的格子单元配置的一个例子。通常，在标准格式型半导体集成电路器件中，把许多标准格子设计得使其具有相同的高度，如图1所示，这样它们可以在高密度下紧密地排列。在格子单元10中，把多个标准格子11排列在行的方向。形成了多个标准格子的行(在本例中，有三行)。每个标准格子11的高度，即格子高度，对应于在排列标准格子11方向的标准格子外形尺寸，即，垂直于行方向的方向。在图1中，用H来代表格子高度。

在实现标准格子的高度集成中，把格子高度做得小一点是有效的。但是，当为在高速下工作而需要大尺寸晶体管时，具有低高度的格子需要排列许多小尺寸晶体管，如在图2的平面图所示，且是并联连接以大尺寸晶体管。

图2示出一个标准格子11的例子。在p势阱区12，形成多个起到NMOS晶体管的源和漏作用的n型扩散区。在n势阱区13，形成多个起到PMOS晶体管的源和漏作用的p型扩散区。在每个NMOS晶体管和PMOS晶体管中，起到源作用的n型或p型扩散区彼此用金属线连接并被画成源电极S。起着漏作用的n型或p型扩散区彼此用金属线连接并被画线漏电极D。数字14等表示栅电极。把这些栅电极彼此用金属线连接起来。

正如图2所示，当作出要排列多个晶体管且把这些晶体管并联连接起来以形成大尺寸晶体管的尝试时，标准格子11就具有比高度更宽的前面宽度，即成为长方形。这在面积上造成更多无效能的部分。这些面积包括NMOS晶体管和PMOS晶体管的SDG区域和在p势阱和n势阱间的边界区域。

为克服这个不利因素，按照在形成大尺寸晶体管中的区域，采用比前面宽度更高(即纵长形)的格子是有效的，如图3所示。

但是，由于在具有低格子高度的标准格子中在p势阱区12和n势阱区13间的边界位置与在具有高格子高度的标准格子11的这个位置是不同的，所以难以在同一行中排列在格子高度上有极大差异的标准格子。

所以，只是具有相同格子高度的标准格子被安排在同一行中。另外，在具有相同格子高度的标准格子中形成相同尺寸的晶体管。在具有不同格子高度的标准格子中，根据格子高度来排列有不同尺寸的晶体管。有不同尺寸的晶体管在特性上亦不相同。

正如在上面所描述的，由于只是具有相同格子高度的标准格子被排列在一个行中，所以那些需要大尺寸晶体管且在高速下工作的、具有高格子高度的标准格子被排列在一个格子单元中，而那些不需要在高速下工作的、具有低格子高度的标准格子被排列在另一格子单元中。

在其中形成多个格子单元的半导体集成电路器件中，当形成信号线以越过格子单元时在信号线中插入称为重发器的缓冲放大器来减少由这些线引起的在信号中的延迟时间。

但是，在一个信号的路径中插入多个重发器的情况下，当多个重发器形成在排列有不同格子高度的标准格子的不同格子单元中时，晶体管特性上有差异，这里由于排列在标准格子中的诸晶体管在尺寸上有差异。结果，在其中插入每个重发器的信号路径中，信号的延迟时间是一条信号路径与另一条都是不同的。因此，不能由接收信号的电路得到所需的特性。

图5是帮助给出上面问题一般概念的电路图。信号SIG不仅通过由在其中形成大尺寸晶体管的标准格子所组成的重发器15a，而且还通过由在其中形成小尺寸晶体管的标准格式所组成的重发器15b提供给电路25。

在图5中，在标准格子中晶体管间尺寸的差异由构成重发器15，15b的两个倒相电路符号间的大小差异来表示。

由于重发器15a，15b是由采用在尺寸和特性上有差异的晶体管的倒相电路组成的，所以，来自重发器15a的输出信号相对于信号SIG的延迟时间与来自重发器15b的输出信号的延迟时间是不同的。延迟时间的差异对接收来自重发器15a，16b输出的电路25的工作有一个不利的效应。

要在由格子单元中的诸标准格子组成的电路中降低功耗或实现在高速下工作，可以采用对标准格子施加不同于电源供给电压为VDD1的电源供给电压VDD2，而在该格子单元中，排列着施加电源供给电压为VDD1的多个标准格子。

由于只是一种电源供给电压施加到格子单元，所以使用电源供给电压VDD2的标准格子不能被排列在这格子单元中。为要使用不同的电源供给电压，可不在标准格子11这一行中的标准格子中安排另一提供电源供给电压VDD2的电源供给线17，在该标准格子中已形成了施加电源供给电压VDD1的电源供给线16。在图6中，数字18，18是地线。

用这配置，只是施加电源供给电压VDD2的标准格子11可以排列在配置电源供给线17的标准格子11的这行中。结果，实际上形成了许多无元件的空区域出现的，这种情况降低了集成程度。在图6中有阴影的区域代表了空的区域。

(第一实施例)

图7示出根据本发明第一实施例标准格子型半导体集成电路器件的配置。

在图7中，示出多个格子单元(例如，四个电格子单元20A到10D)。每个格子单元包括多行。每行由排列成一直线的标准格子组成。在格子单元10A中，排列了具有低格子高度的多个标准格子11A。在格子单元10B中，排列了多个比在格子单元10A中的标准格子11A有较高的格子高度，即高格子高度的标准格子11B。在格子单元10C和10D中，分别排列了多个具有象在格子单元10A中的标准格子11A同样高度，即具有低格子高度的标准格子11C和11D。

正如图7中的箭头所示，来自由在格子单元10A是的标准格子11A所组成电路的信号SIG输出通过由在格子单元10B中的标准格子11B所组成的重发器提供到由在格子单元10D中的标准格子11D所组成的电路。该信号SIG然后经由在格子单元10C中的标准格子11C所组成的重发器通过并提供到由在格子单元10D中的标准格子11D所组成的电路。

假设把相同的电源供给电压施加到在图7中的所有四个格子单元10A到10D。

图8a和图8B示出用于构筑在图7中的格子单元10B和10C中重发器的标准格子11B和11C的一个例子。在各个标准格子11B和11C中，形成了由PMOS晶体管和NMOS晶体管所组成的CMOS晶体管。在各个标准格子11B和11C中，安排了p势阱区12和n势阱区13，使得彼此是邻接的。在p势阱区12中，形成了起着MOS晶体管21的源和漏作用的一对n型扩散区22。在n势阱区13中，形成了起着PMOS晶体管23的源和漏作用的一对p型扩散区24。形成了栅板14使其连续地覆盖每对n型扩散区22和每对p型扩散区24。栅极14的宽度相当于晶体管的栅宽度。

形成于标准格子11B和11C的晶体管21、23的尺寸与在标准格子中具有低格子高度的晶体管尺寸是相同的。明确地说，要这样来制作在标准格子11B和11C中的NMOS晶体管21，使得这些晶体管基本上具有相同的栅宽度，即相同的栅极14的宽度，相同的源和漏扩散区(即u型扩散区22)的面积，以及相同的晶体管形状。要这样来制作在标准格子11B和11C中的PMOS晶体管23，使得这些晶体管基本上具有相同的栅宽度，即相同的栅极14的宽度，相同的源和漏扩散区(即p型扩散区24)的面积，以及相同的晶体管形状。在相同的工艺条件下形成NMOS晶体管21和PMOS晶体管23。因此，排列在标准格子11B和11C中的各个晶体管，NMOS晶体管21实际上具有相同的特性，以及PMOS晶体管23实际上也具有相同的特性。

正如图9A和9B所示，重发器是由两只CMOS倒相器INVs串联组成的，每只都是由PMOS晶体管和NMOS晶体管配制成的。

图10示出在图7中信号SIG传输路径的电路结构。信号SIG不仅通过由在格子单元10B中的由标准格子11B所组成的重发器15C，而且还通过由在其中形成与在标准格子11B中的晶体管同样尺寸晶体管的格子单元10C中的标准格子11C所组成的重发器15d提供给在格子单元10D中的电路25。

由于重发器15d，15d是由相同尺寸且实际上有相同特性的晶体管配制成的倒相器所组成，所以，来自重发器15c的输出信号相对于信号SIG的延迟时间基本上与来自重要器15d的输出信号相对于信号SIG的延迟时间是相同的。因此，接收来自重发器15c，15d输出信号并工作的电路25不会受到由在输入信号间延迟时间的差异引起的不利影响。

而且，正如图8A和8B所示，排列在标准格子11B和11C中，用于构筑重发器的晶体管形状基本上是相同的。所以，即使在制造过程中制造工艺有所变化，则晶体管形状的变化亦是相同的。就是说，即使当在制造工艺中有变化时，不易发生在重发器15c，15d间的延迟时间差异。

(第二实施例)

在第一实施例中，把相同的电源供给电压施加到多个格子单元，例如，四个格子单元10A到10D。

没有必要使施加到多个格子单元的所有电源供给电压都相等。要减少由在格子单元中的标准格子所组成电路的功耗或在高速下操作该电路，可以使施加到一个格子单元的电源供给电压与施加到另一格子单元的电压不同。

图11示出在图7中的一个格子单元10B的部分。在格子单元10B中，沿着标准格子11B的一行形成施加电源供给电压VDD1到多个标准格子11B的电源供给线31和地线32。用于施加电源供给电压VDD1的电源供给线31和地线32是由在图11中彼此垂直相邻的两行共用占用的。

在格子单元10B中，用于构筑重发器的标准格式是用参考数字11B来指出的。

图12示出在图7中格子单元10C的部分。在格子单元10C中，形成施加电源供给电压为VDD2的电源供给线33和地线32使能沿着多个标准格子11C延伸。电源供应线33和地线32是由在图12中彼此垂直相邻的两行共同占用的。

形成用于施加VDD1的电源供给线31使能沿着在包括用于构筑重发器的标准格子11CR行中的电源供给线33延伸。电源供给线31形成于比电源供给线33更远的格子内侧。

把电源供给线31的电源供给电压VDD1施加到标准格子11CR，而把电源供给线33的电源供给电压VDD2施加到在同一行中的另一标准格子11C。

围绕在被施加电源供给电压VDD2的、形成于标准格子11CR的u势阱区中的PMOS23的周围，形成了用于可能地把PMOS晶体管23与形成在同一n势阱区中的另一PMOS晶体管分开的隔离区34。

在图11和12中，未示出各个NMOS晶体管21和PMOS晶体管23的栅极。

图13示出取自沿图12的线13-13的截面图。如图13所示，隔离区34可由在n势阱41中形成的p势阱42制成。在p势阱42中，形成了在其中形成的PMOS晶体管23的n势阱43。n势阱43是通过p势阱42与周围的n势阱41分开的。

根据第二实施例，即使光施加到格子单元10B的电源供给电压值与格子单元10C所加的电压值不同，还是能把相同的电源供给电压(VDD1)施加到用于在格子单元10B和10C中构筑重发器的标准格子11BR，11CR。结果，即使当多个重发器是由在格子单元10B和10C中的对其施加不同电源供给电压的标准格子所组成，亦可使多个重发器的特性相等。

在格子单元11C中，可把用于构筑重发器的标准格子11CR和其它标准格子11C排列在同一行中。因而，在电源供给电压有差异的诸标准格子中空的区域。与排列于不同行中的情况相比，会有所减小，这能帮助增加集成度。

(第三实施例)

在第一实施例中，已经使排列在标准格子11B和11C中、用于构筑重发器诸晶体管的尺寸相等，以使适合于在标准格子11C中具有低格子高度的晶体管。

与第一实施例形成对比，在本发明的第三实施例中，使排列在标准格子11B和11C中、用于构筑重发器诸晶体管的尺寸是相等的，以使适合于在标准格子11B中具有高格子高度晶体管的尺寸。

因为与在具有高格子高度的标准格子中晶体管的尺寸相同的晶体管被排列在具有低格子高度的标准格子中，所以不是所有的晶体管能与具有低格子高度的标准格子适配的。

在第三实施例中，为克服这个问题，在格子单元10C中形成了具有其格子高度为标准格子11C格子高度三倍一样高的格子高度的标准格子，而在格子单元10C中把具有低格子高度的标准格子11C排列成如图14平面图中所示的那样。在标准格子11CR3中，形成了与排列在具有高格子高度标准格子11B中的晶体管有相同尺寸的晶体管。如果是这样，对所在的格子单元10A到10C施加相同的电源供给电压。

用这种结构，能把与在具有高格子高度的标准格子11BR中的晶体管有同样尺寸的晶体容易地排列在其中排列着具有低格子高度的标准格子11C的格子单元10C中。

尽管在第三实施例中，已在格子单元10C中形成了具有其格子高度为标准格子11C格子高度三倍一样高的格子高度的标准格子11CR3，且在标准格子11CR3中，已排列了与排列在具有高格子高度的标准格子11BR中的晶体管有同样尺寸的晶体管，但是，第三实施例并不限于此。

就是说，把具有比具有通常高度的标准格子较高格子高度的标准格子排列在格子单元11C中。可以排列其格子高度为标准格子11C的格子高度多于两倍一样高的格子高度的标准格子。

因为标准格子11CR3的区域不会变得如此大，又因为不需要在行的方向上的其它相邻标准格子间的在p势阱区和n势阱区间弯曲边界线，所以，具有三倍格子高度的标准格子11CR3的配置是有效的。

图15是在图14的格子单元10C中的标准格子11CR3和它的附近区域的放大图。在格子单元10C中，具有通常格子高度的标准格子11C中，形成了n势阱区和p势阱区，因而组成了一对。采用具有三倍格子高度的标准格子11CR3在行的方向上构成了在具有通常格子高度的相邻格子11C间的在p势阱扩散区和n势阱扩散区之间的边界成连续直线，这就不需要弯曲这边界线。

在图15中，也未示出各NMOS晶体管21和PMOS晶体管23的栅极。

(第四实施例)

在本发明的第四实施例中，使得施加到格子单元10B的电源供给电压与在第二实施例中的半导体集成电路器件中，施加到格式单元10C的电源供给电压是不同的，在这些器件中那些格子高度比标准格子11C格子高度高的标准格子象在第三实施例中那样被排列在格子单元10C中。

如果是这样，在图7的格子单元10B中，用于施加电源供给电压VDD1的电源供给线31和地线32是沿着标准格子11B的一行形成的，如图11所示。

可是，在图7的格子单元10C中，用于施加电源供给电压VDD1的电源供给线33和地线33是沿着多个标准格子11C和标准格子11CR3形成的，如图16的平面图所示。

在包括用于构筑重发器的、具有三倍格子高度的标准格子11CR3的一行中，同样形成了用于施加电源供给电压VDD1的电源供给线31，沿着电源供给线33延伸电源供给线31形成在比电源供给线33稍远的格子内部。把电源供给线31的电源供给电压VDD1施加到标准格子11CR3。

围绕在形成于被施加电源供给电压为VDD1的、形成于标准格子11CR3的n势阱区中的PMOS晶体管23的周围，形成了如图12中的隔离区34来可能地把PMOS晶体管23与形成在同一n势阱区中的另一PMOS晶体管隔开。

虽然在图16中未示出，当然，形成了一根地线使其沿着电源供给线33，31延伸。此外，如在图15中一样，亦没有示出各个NMOS晶体管21和PMOS晶体管23的栅极。

根据第四实施例中，即使当施加到格子单元10C的电源供给电压值与施加到格子单元10C的电压值不同时，还是可以把相同的电源供给电压(VDD1)施加到用于在格子单元10B和10C中构筑重发器的标准格子11BR、11CR3。结果，即使当多个重发器是由施加着不同电源供给电压的格子单元10B和10C中的标准格子组成，还是可使多个重发器的特性是相等的。

在格子单元10C中，可以把多个工作在与VDD1不同的电源供给电压VDD2的标准格子排列在包括用于构筑重发器的标准格子11CR3的三个行中的每一行。因而，在电源供给电压有差异的诸标准格子中空的区域与在排列于不同行中的情况相比会有所减小，这能帮助增加集成度。

尽管在第一到第四实施例中的每一例在一半导体集成电路器件中形成了三或四个格子单元，但是本发明可适用于在其中形成多于五个格子单元的半导体集成电路器件。

尽管在第一到第四实施例中的每一例，在用于构筑重发器的标准格子中只排列了CMOS晶体管，但是亦可有诸如双极型晶体管或二极管的有源元件和诸如电阻或电容的无源元件与CMOS晶体管一起形成。

另外的优点和修改将会容易地被本技术领域中的技术人员想起。所以，本发明在它较广泛的方面不会受到在这里示出并描述的专业细节和有代表性的实施例所限制。因而，在不背离正象由所附权利要求书和它们的等价方案所规定的一般发明概念的精神或范围下，可以作出各种修改。

Claims

1.一种标准格子型半导体集成电路器件，其特征在于，包括：

第一格子单元，在其中排列多个第一标准格子，每个格子有第一格子高度并有在其中形成的诸第一晶体管；以及

第二格子单元，在其中排列多个具有与所述第一格子高度不同的第二格子高度的第二标准格子，在包括诸标准格子的多个第二标准格子中形成它的特性与所述第一晶体管的特性相同的诸第二晶体管。

2.如权利要求1所述的器件，其特征在于，所述诸第一和第二晶体管通过制作实际上是相同的栅宽度，源和漏的面积，以及晶体管的形状使其在实际上具有相同的特性。

3.如权利要求1所述的器件，其特征在于，所述第一和第二格子的格子高度是在垂直于排列第一或第二标准格子方向的方向上标准格子的外形尺寸。

4.如权利要求1所述的器件，其特征在于，所述各第一和第二晶体管是由n沟道MOS晶体管和p沟道MOS晶体管配制成的CMOS晶体管组成的。

5.如权利要求4所述的器件，其特征在于，所述CMOS晶体管组成的所述第二晶体管的p沟道MOS晶体管包括一个在该MOS晶体管周围形成的隔离区。

6.如权利要求1所述的器件，其特征在于，其中在形成所述第二晶体管所述第二标准格子构成重发器，它缓冲放大提供给任一所述多个第一标准格子的信号。

7.如权利要求1所述的器件，其特征在于，还包括：

第一电源供给线，它是沿着所述多个第一标准格子形成的，且向所述多个第一标准格子施加第一电源供给电压；

第二电源供给线，它是沿着所述多个第二标准格子形成的，且向所述多个第二标准格子施加不同于所述第一电源供给电压的第二电源供给电压；以及

第三电源供给线，它是沿所述第二电源供给线形成的，且向在其中形成所述第二晶体管的所述多个第二标准格子的部分施加所述第一电源供给电压。

8.如权利要求7所述的器件，其特征在于，所述诸第一和第二晶体管通过制作实际上是相同的栅宽度，源和漏区的面积，以及晶体管的形状使其在实际上具有相同的特性。

9.如权利要求7所述的器件，其特征在于，所述第一和第二格子的格子高度是在垂直于排列第一或第二标准格子方向的方向上标准格子的外形尺寸。

10.如权利要求7所述的器件，其特征在于，所述第一和第二晶体管是由n沟道MOS晶体管和p沟道MOS晶体管配制成的CMOS晶体管组成的。

11.如权利要求10所述的器件，其特征在于，所述CMOS晶体管组成的所述第二二晶体管的p沟道MOS晶体管包括一个在该MOS晶体管周围形成的隔离区。

12.如权利要求7所述的器件，其特征在于，在其中形成所述第二晶体管的所述第二标准格子构成的重发器，它缓冲放大提供给任一所述多个第一标准格子的信号。

13.一种标准格子型半导体集成电路器件，其特征在于，包括：

第二格子单元，在其中排列多个具有与所述第一格子高度不同的第二格子高度的第二标准格子和至少一个第三标准格子，该第三标准格子有在其中形成的具有其特性与所述第一晶体管的特性相同的诸第二晶体管，且具有为所述第二格子高度的N倍一样高的格子高度，其中N是等于或大于2的正整数。

14.如权利要求13所述的器件，其特征在于，所述第一和第二晶体管通过制作实际上是相同的栅宽度，源和漏区的面积，以及晶体管的形状使其在实际上具有相同的特性。

15.如权利要求13所述的器件，其特征在于，所述第一和第二格子高度是在垂直于排列第一或第二标准格子方向的方向上标准格子的外形尺寸。

16.如权利要求13所述的器件，其特征在于，所述第一和第二晶体管是由n沟道MOS晶体管和p沟道MOS晶体管配制成的CMOS晶体管组成的。

17.如权利要求16所述的器件，其特征在于，所述CMOS晶体管组成的所述第二晶体管的p沟道MOS晶体管包括一个在该MOS晶体管周围形成的隔离区。

18.如权利要求13所述的器件，其特征在于，其中N值为3。

19.如权利要求13所述的器件，其特征在于，在其中形成所述第二晶体管的所述第三标准格子构成的重发器，它缓冲放大提供给任一所述多个第一标准格子的信号。

20.如权利要求13所述的器件，其特征在于，还包括：

第三电源供给线，它是沿着所述第二电源供给线形成的，且对所述只少一个第三标准格子施加所述第一电源供给电压。

21.如权利要求20所述的器件，其特征在于，所述第一和第二晶体管通过制作实际上是相同的栅宽度，源和漏的面积以及晶体管的形状使其在实际上具有相同的特性。

22.如权利要求20所述的器件，其特征在于，所述第一和第二格子的格子高度是在垂直于排列第一或第二标准格子方向的方向上标准格子的外形尺寸。

23.如权利要求20所述的器件，其特征在于，所述各第一和第二晶体管是由n沟道MOS晶体管和p沟道MOS晶体管配制的CMOS晶体管组成的。

24.如权利要求23所述的器件，其特征在于，所述CMOS晶体管组成的所述第二晶体管的p沟道MOS晶体管包括一个在该MOS晶体管周围形成的隔离区。

25.如权利要求20所述的器件，其特征在于，其中N值等于3。

26.如权利要求20所述的器件，其特征在于，在其中形成所述第二晶体管的所述第三标准格子构成的重发器，它缓冲放大提供给任一所述多个第一标准格子的信号。