CN1402354A - 半导体存储装置 - Google Patents

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Abstract

虽然能够提高SRAM的集成度，但是第二金属配线a2、b2必须与第一金属配线a1、b1等在不同的层配线。从而增加了配线层，导致制造工序增加、制造工期延长以及制造成本增加等问题。分割P阱区，NMOS晶体管N1、N3形成于第一P阱区，NMOS晶体管N2、N4形成于第二P阱区。或者，分割N阱区，PMOS晶体管P1形成于第一N阱区，PMOS晶体管P2形成于第二N阱区。

Description

半导体存储装置
技术领域
本发明涉及构成CMOS静态RAM的存储单元的半导体存储装置。
背景技术
图9表示传统的半导体存储装置的布局结构图，图中，1是1比特的SRAM，N1、N2、N3、N4是在P阱区形成的NMOS晶体管，P1、P2是在N阱区形成的PMOS晶体管。另外，由NMOS晶体管N1和PMOS晶体管P1构成第一倒相器(inverter)，由NMOS晶体管N2和PMOS晶体管P2构成第二倒相器。
a1是连接NMOS晶体管N1的漏极和PMOS晶体管P1的漏极的第一金属配线，a2是连接第一倒相器的输出端和第二倒相器的输入端的第二金属配线，由第一金属配线a1和第二金属配线a2构成存储结点。b1是连接NMOS晶体管N2的漏极和PMOS晶体管P2的漏极的第一金属配线，b2是连接第二倒相器的输出端和第一倒相器的输入端的第二金属配线，由第一金属配线b1和第二金属配线b2构成存储结点。
C是扩散接触孔，GC是栅极接触孔，VDD是在N阱区形成的P+扩散区域的电源电位，GND是在P阱区形成的N+扩散区域的接地电位，WL1是连接到NMOS晶体管N3的栅极的字线，WL2是连接到NMOS晶体管N4的栅极的字线，BL1是连接到NMOS晶体管N3的漏极的位线，BL2是连接到NMOS晶体管N4的漏极的位线。
以下说明其操作。
如图9所示进行布局时，可以构成如图2所示的电路结构的SRAM。
在生成图9所示的半导体存储装置时，例如，NMOS晶体管N1、N2、N3、N4，PMOS晶体管P1、P2，第一金属配线a1、b1，字线WL1、WL2形成于第一层。第二金属配线a2、b2形成于第二层，位线BL1、BL2形成于第三层。
[发明解决的问题]
如上述构成的传统的半导体存储装置虽然能够提高SRAM的集成度，但是第二金属配线a2、b2必须与第一金属配线a1、b1等在不同的层配线。从而增加了配线层，导致制造工序增加、制造工期延长以及制造成本增加等问题。
另外，除了上述传统示例外，虽然在特开2001-28401号公报公开了通过分割P阱区，第二金属配线a2、b2与第一金属配线a1、b1等在同一层配线的技术，但是在该示例的情况下，由于共享一根字线，因而该字线必须在不同的层配线。
本发明是针对上述问题的解决而提出的，其目的在于获得配线层少且集成度高的半导体存储装置。
发明内容
[解决问题的装置]
根据本发明的半导体存储装置，第一及第二PMOS晶体管形成于N阱区，同时，第一及第三NMOS晶体管形成于第一P阱区，而且，第二及第四NMOS晶体管形成于第二P阱区，另一方面，在第三NMOS晶体管上装配第一字线，在第四NMOS晶体管上装配第二字线。
根据本发明的半导体存储装置，形成第一和第二PMOS晶体管，使其源极和漏极在与第一和第二字线垂直的方向上排成一列。
根据本发明的半导体存储装置，第一和第二PMOS晶体管的源极连接到N阱区内形成的P+扩散区域的电源电位。
根据本发明的半导体存储装置，形成第一和第三NMOS晶体管，使其源极和漏极在与第一字线垂直的方向上排成一列。
根据本发明的半导体存储装置，形成第二和第四NMOS晶体管，使其源极和漏极在与第二字线垂直的方向上排成一列。
根据本发明的半导体存储装置，第一P阱区和构成其他存储单元的第二P阱区共享同一P阱区，第二P阱区和构成其他存储单元的第一P阱区共享同一P阱区。
根据本发明的半导体存储装置，第一NMOS晶体管的源极和构成其他存储单元的第二NMOS晶体管的源极连接到P阱区内形成的N+扩散区域的接地电位。
根据本发明的半导体存储装置，在垂直于第一和第二字线的方向上形成长方形状的第一及第二P阱区和N阱区。
根据本发明的半导体存储装置，在连接到第三NMOS晶体管的位线和连接到第四NMOS晶体管的位线之间装配电源线或者接地线。
根据本发明的半导体存储装置，第一至第四NMOS晶体管形成于P阱区，同时，第一PMOS晶体管形成于第一N阱区，而且，第二PMOS晶体管形成于第二N阱区，另一方面，在第三NMOS晶体管上装配第一字线，在第四NMOS晶体管上装配第二字线。
根据本发明的半导体存储装置，形成第一至第四PMOS晶体管，使其源极和漏极在与第一和第二字线垂直的方向上排成一列。
根据本发明的半导体存储装置，第一和第二NMOS晶体管的源极连接到P阱区内形成的N+扩散区域的接地电位。
根据本发明的半导体存储装置，第一N阱区和构成其他存储单元的第二N阱区共享同一N阱区，第二N阱区和构成其他存储单元的第一N阱区共享同一N阱区。
根据本发明的半导体存储装置，第一PMOS晶体管的源极和构成其他存储单元的第二PMOS晶体管的源极连接到N阱区内形成的P+扩散区域的接地电位。
根据本发明的半导体存储装置，在垂直于第一和第二字线的方向上形成长方形状的第一及第二N阱区和P阱区。
根据本发明的半导体存储装置，在连接到第三NMOS晶体管的位线和连接到第四NMOS晶体管的位线之间装配电源线或者接地线。
附图说明
图1是表示本发明实施例1的半导体存储装置的布局结构图。
图2是表示图1的半导体存储装置的电路图。
图3是表示本发明实施例2的半导体存储装置的布局结构图。
图4是表示图3的半导体存储装置的电路图。
图5是表示本发明实施例3的半导体存储装置的布局结构图。
图6是表示图5的半导体存储装置的电路图。
图7是表示本发明实施例4的半导体存储装置的布局结构图。
图8是表示图7的半导体存储装置的电路图。
图9是表示传统的半导体存储装置的布局结构图。
[符号说明]
1   1比特的SRAM
a1  第一金属配线
a3  第一金属配线
b1  第一金属配线
b3  第一金属配线
BL1 位线
BL2 位线
C   扩散接触孔
GC  栅极接触孔
GND 接地电位
N1   NMOS晶体管(第一NMOS晶体管)
N2   NMOS晶体管(第二NMOS晶体管)
N3   NMOS晶体管(第三NMOS晶体管)
N4   NMOS晶体管(第  NMOS晶体管)
P1   PMOS晶体管(第一PMOS晶体管)
P2   PMOS晶体管(第二PMOS晶体管)
PL1  多晶硅配线
PL2  多晶硅配线
PL3  多晶硅配线
PL4  多晶硅配线
VDD  电源电位
WL1  字线(第一字线)
WL2  字线(第二字线)
具体实施方式
以下说明本发明的实施例。
实施例1
图1是表示本发明实施例1的半导体存储装置的布局结构图，图2是表示图1的半导体存储装置的电路图。图中，1是1比特的SRAM，N1是在第一P阱区形成的NMOS晶体管(第一NMOS晶体管)，N2是在第二P阱区形成的NMOS晶体管(第二NMOS晶体管)，N3是在第一P阱区形成的NMOS晶体管(第三NMOS晶体管)，N4是在第二P阱区形成的NMOS晶体管(第四NMOS晶体管)，P1是在N阱区形成的PMOS晶体管(第一PMOS晶体管)，P2是在N阱区形成的PMOS晶体管(第二PMOS晶体管)。另外，由NMOS晶体管N1和PMOS晶体管P1构成第一倒相器，由NMOS晶体管N2和PMOS晶体管P2构成第二倒相器。
a1是连接NMOS晶体管N1的漏极和PMOS晶体管P1的漏极的第一金属配线，a3是连接第一倒相器的输出端和第二倒相器的输入端的第一金属配线，由第一金属配线a1、a3构成存储结点。b1是连接NMOS晶体管N2的漏极和PMOS晶体管P2的漏极的第一金属配线，b3是连接第二倒相器的输出端和第一倒相器的输入端的第一金属配线，由第一金属配线b1、b3构成存储结点。
C是扩散接触孔，GC是栅极接触孔，VDD是在N阱区形成的P+扩散区域的电源电位，GND是在P阱区形成的N+扩散区域的接地电位，WL1是连接到NMOS晶体管N3的栅极的字线(第一字线)，WL2是连接到NMOS晶体管N4的栅极的字线(第二字线)，BL1是连接到NMOS晶体管N3的漏极的位线，BL2是连接到NMOS晶体管N4的漏极的位线，PL1是连接PMOS晶体管P1的栅极和NMOS晶体管N1的栅极的多晶硅配线，PL2是连接PMOS晶体管P2的栅极和NMOS晶体管N2的栅极的多晶硅配线，PL3是构成字线WL1的多晶硅配线，PL4是构成字线WL2的多晶硅配线。
以下说明其操作。
图1中表示从阱到第一金属配线的布局，形成了一个N型阱区和两个P型阱区。另外，在垂直于字线WL1、WL2的方向上形成长方形状的第一及第二P阱区和N阱区。
PMOS晶体管P1、P2在同一N阱区内形成，另一方面，NMOS晶体管N1、N3在第一P阱区内形成，NMOS晶体管N2、N4在第二P阱区内形成。
图中，扩散层和多晶硅层的重叠部分形成晶体管。PMOS晶体管P1的栅极和NMOS晶体管N1的栅极通过多晶硅配线PL1相互连接，并连接到构成存储结点的第一金属配线b3。同样，PMOS晶体管P2的栅极和NMOS晶体管N2的栅极通过多晶硅配线PL2相互连接，并连接到构成存储结点的第一金属配线a3。
在N阱区内注入P型杂质形成P+扩散区域，在P阱区内注入N型杂质形成N+扩散区域。各个扩散区域中至少形成一个以上的扩散接触孔C，通过该扩散接触孔C使扩散区域与第一金属配线a1、a3、b1、b3连接。
位于第一P阱区的中央部分的N+扩散区域和位于N阱区上部的P+扩散区域通过扩散接触孔C和第一金属配线a1以低阻抗进行电气连接，而且通过第一金属配线a3和栅极接触孔GC以低阻抗电气连接到多晶硅配线PL2。该部分构成SRAM1的一个存储结点(第一金属配线a1、a3)。
另外，位于第二P阱区的中央部分的N+扩散区域和位于N阱区下部的P+扩散区域通过扩散接触孔C和第一金属配线b1以低阻抗进行电气连接，而且通过第一金属配线b3和栅极接触孔GC以低阻抗电气连接到多晶硅配线PL1。该部分构成SRAM1的另一个存储结点(第一金属配线b1、b3)。
位于第一N阱区的中央部分的P+扩散区域通过扩散接触孔C等连接到用第二金属配线进行配线的VDD电位。另外，图1中，为了易于明白省略了第一金属配线到第二金属配线部分，在图2的电路图中是对应于PMOS晶体管P1、P2的源极的部分。
同时，位于第一P阱区的下部的N+扩散区域和位于第二P阱区的上部的N+扩散区域通过各个扩散接触孔C等连接到用第二金属配线进行配线的GND电位。另外，图1中，为了易于明白省略了第一金属配线到第二金属配线部分，在图2的电路图中是对应于NMOS晶体管N1、N2的源极的部分。
位于第一P阱区的上部的N+扩散区域和位于第二P阱区的下部的N+扩散区域通过各个扩散接触孔C等分别连接到用第二金属配线进行配线的位线BL1、BL2。
多晶硅配线PL3、PL4在水平方向延伸配线，构成字线WL1、WL2。
从以上可以明白，如果根据实施例1，通过在第一P阱区形成NMOS晶体管N1、N3，在第二P阱区形成NMOS晶体管N2、N4，将各个存储结点相互连接的第一金属配线a3、b3能够进行无重叠的更有效的配线。从而，由于第一金属配线a3、b3可以与第一金属配线a1、b1在同一配线层配线，因而能够减少半导体存储装置的配线层。
另外，由于多晶硅配线PL1、PL2、PL3、PL4朝向同一方向，不仅栅极的尺寸变得容易控制，而且没有无效区域，能够实现面积的缩减。
另外，从图1可以明白，形成PMOS晶体管P1、P2，使其源极和漏极在与字线WL1、WL2垂直的方向上排成一列。
而且，形成NMOS晶体管N1、N3，使其源极和漏极在与字线WL1垂直的方向上排成一列。
另外，形成NMOS晶体管N2、N4，使其源极和漏极在与字线WL2垂直的方向上排成一列。
从而，能够达到使P阱区和N阱区的宽度变窄的效果。
实施例2
上述实施例1中说明了半导体存储装置为1比特的SRAM的情况，在有多比特的SRAM的情况下，则采用如图3所示的布局结构。另外，图4是表示图3的半导体存储装置的电路图。
实施例2中，通过将存储单元m1的NMOS晶体管N2的源极连接到存储单元m0的NMOS晶体管N1的源极所连接的N+扩散区域(图1中，相当于位于第一P阱区的下部的N+扩散区域)，实现该N+扩散区域的共享。
同样，通过将存储单元m2的NMOS晶体管N1的源极连接到存储单元m0的NMOS晶体管N2的源极所连接的N+扩散区域(图1中，相当于位于第二P阱区的上部的N+扩散区域)，实现该N+扩散区域的共享。
在采用这样的布局结构的情况下，由于多个存储单元可以象拼图玩具一样镶在一起，因而可以达到消除无效区域、实现面积缩小的效果。
另外，如图3所示，连接到各个存储单元中的NMOS晶体管N3、N4的漏极的位线BL1、BL2在第二层不相互邻接，而是使电源线或接地线位于其间进行配线。
从而，由于位线之间通过VDD电位或GND电位进行屏蔽，能够达到抑制由串话等引起的位线之间干扰的效果。
实施例3
上述实施例1中说明了分割P阱区，NMOS晶体管N1、N3形成于第一P阱区，NMOS晶体管N2、N4形成于第二P阱区的情况。但是，如图5及图6所示，分割N阱区，PMOS晶体管P1形成于第一N阱区，PMOS晶体管P2形成于第二N阱区，也可以达到与实施例1相同的效果。
由于其他部分可以通过上述实施例1中的记载类推，因而省略其详细说明，NMOS晶体管N1、N2、N3、N4形成于P阱区。此时，形成NMOS晶体管N1、N2、N3、N4，使其源极和漏极在与字线WL1、WL2垂直的方向上排成一列。
另外，NMOS晶体管N1、N2的源极连接到P阱区内形成的N+扩散区域的接地电位。
实施例4
上述实施例3中说明了半导体存储装置为1比特的SRAM的情况，在有多比特的SRAM的情况下，则采用如图7所示的布局结构。另外，图8是表示图7的半导体存储装置的电路图。
实施例4中，通过将存储单元m1的PMOS晶体管P2的源极连接到存储单元m0的PMOS晶体管P1的源极所连接的P+扩散区域，实现该P+扩散区域的共享。
同样，通过将存储单元m2的PMOS晶体管P1的源极连接到存储单元m0的PMOS晶体管P2的源极所连接的P+扩散区域，实现该P+扩散区域的共享。
在采用这样的布局结构的情况下，由于多个存储单元可以象拼图玩具一样镶在一起，因而可以达到节省无效区域、实现面积缩小的效果。
另外，如图7所示，连接到各个存储单元中的NMOS晶体管N3、N4的漏极的位线BL1、BL2在第二层不相互邻接，而是使电源线或接地线位于其间进行配线。
从而，由于位线之间通过VDD电位或GND电位进行屏蔽，能够达到抑制由串话等引起的位线之间干扰的效果。
[发明的效果]
如上所述，根据本发明，第一及第二PMOS晶体管形成于N阱区，同时，第一及第三NMOS晶体管形成于第一P阱区，而且，第二及第四NMOS晶体管形成于第二P阱区，另一方面，在第三NMOS晶体管上装配第一字线，在第四NMOS晶体管上装配第二字线，因而具有实现配线层少、集成度高的效果。
根据本发明，形成第一和第二PMOS晶体管，使其源极和漏极在与第一和第二字线垂直的方向上排成一列，因而具有能够使N阱区的宽度变窄的效果。
根据本发明，第一和第二PMOS晶体管的源极连接到N阱区内形成的P+扩散区域的电源电位，因而可以达到消除无效区域、实现面积缩小的效果。
根据本发明，形成第一和第三NMOS晶体管，使其源极和漏极在与第一字线垂直的方向上排成一列，因而具有能够使P阱区的宽度变窄的效果。
根据本发明，形成第二和第四NMOS晶体管，使其源极和漏极在与第二字线垂直的方向上排成一列，因而具有能够使P阱区的宽度变窄的效果。
根据本发明，第一P阱区和构成其他存储单元的第二P阱区共享同一P阱区，第二P阱区和构成其他存储单元的第一P阱区共享同一P阱区，因而可以达到消除无效区域、实现面积缩小的效果。
根据本发明，第一NMOS晶体管的源极和构成其他存储单元的第二NMOS晶体管的源极连接到P阱区内形成的N+扩散区域的接地电位，因而可以达到消除无效区域、实现面积缩小的效果。
根据本发明，在垂直于第一和第二字线的方向上形成长方形状的第一及第二P阱区和N阱区，因而可以达到消除无效区域、实现面积缩小的效果。
根据本发明，在连接到第三NMOS晶体管的位线和连接到第四NMOS晶体管的位线之间装配电源线或者接地线，因而能够达到抑制由串话等引起的位线之间干扰的效果。
根据本发明，第一至第四NMOS晶体管形成于P阱区，同时，第一PMOS晶体管形成于第一N阱区，而且，第二PMOS晶体管形成于第二N阱区，另一方面，在第三NMOS晶体管上装配第一字线，在第四NMOS晶体管上装配第二字线，因而具有实现配线层少、集成度高的效果。
根据本发明，形成第一至第四PMOS晶体管，使其源极和漏极在与第一和第二字线垂直的方向上排成一列，因而具有能够使P阱区的宽度变窄的效果。
根据本发明，第一和第二NMOS晶体管的源极连接到P阱区内形成的N+扩散区域的接地电位，因而可以达到消除无效区域、实现面积缩小的效果。
根据本发明，第一N阱区和构成其他存储单元的第二N阱区共享同一N阱区，第二N阱区和构成其他存储单元的第一N阱区共享同一N阱区，因而可以达到消除无效区域、实现面积缩小的效果。
根据本发明，第一PMOS晶体管的源极和构成其他存储单元的第二PMOS晶体管的源极连接到N阱区内形成的P+扩散区域的电源电位，因而可以达到消除无效区域、实现面积缩小的效果。
根据本发明，在垂直于第一和第二字线的方向上形成长方形状的第一及第二N阱区和P阱区，因而可以达到消除无效区域、实现面积缩小的效果。
根据本发明，在连接到第三NMOS晶体管的位线和连接到第四NMOS晶体管的位线之间装配电源线或者接地线，因而能够达到抑制由串话等引起的位线之间干扰的效果。

Claims (16)

1.一种半导体存储装置，其特征在于包括：由第一PMOS晶体管和第一NMOS晶体管构成的第一倒相器；由第二PMOS晶体管和第二NMOS晶体管构成，同时输入端连接到所述第一倒相器的输出端且输出端连接到所述第一倒相器的输入端的第二倒相器；与所述第一倒相器的输出端连接的第三NMOS晶体管；与所述第二倒相器的输出端连接的第四NMOS晶体管；其中，所述第一及第二PMOS晶体管形成于N阱区，同时，所述第一及第三NMOS晶体管形成于第一P阱区，而且，所述第二及第四NMOS晶体管形成于第二P阱区，另一方面，在所述第三NMOS晶体管上装配第一字线，在所述第四NMOS晶体管上装配第二字线。
2.如权利要求1所述的半导体存储装置，其特征在于，形成第一和第二PMOS晶体管，使其源极和漏极在与第一和第二字线垂直的方向上排成一列。
3.如权利要求1所述的半导体存储装置，其特征在于，第一和第二PMOS晶体管的源极连接到N阱区内形成的P+扩散区域的电源电位。
4.如权利要求1所述的半导体存储装置，其特征在于，形成第一和第三NMOS晶体管，使其源极和漏极在与第一字线垂直的方向上排成一列。
5.如权利要求1所述的半导体存储装置，其特征在于，形成第二和第四NMOS晶体管，使其源极和漏极在与第二字线垂直的方向上排成一列。
6.如权利要求1所述的半导体存储装置，其特征在于，第一P阱区和构成其他存储单元的第二P阱区共享同一P阱区，第二P阱区和构成其他存储单元的第一P阱区共享同一P阱区。
7.如权利要求6所述的半导体存储装置，其特征在于，第一NMOS晶体管的源极和构成其他存储单元的第二NMOS晶体管的源极连接到P阱区内形成的N+扩散区域的接地电位。
8.如权利要求1所述的半导体存储装置，其特征在于，在垂直于第一和第二字线的方向上形成长方形状的第一及第二P阱区和N阱区。
9.如权利要求1所述的半导体存储装置，其特征在于，在连接到第三NMOS晶体管的位线和连接到第四NMOS晶体管的位线之间装配电源线或者接地线。
10.一种半导体存储装置，其特征在于包括：由第一NMOS晶体管和第一PMOS晶体管构成的第一倒相器；由第二NMOS晶体管和第二PMOS晶体管构成，同时输入端连接到所述第一倒相器的输出端且输出端连接到所述第一倒相器的输入端的第二倒相器；与所述第一倒相器的输出端连接的第三NMOS晶体管；与所述第二倒相器的输出端连接的第四NMOS晶体管；其中，所述第一至第四NMOS晶体管形成于P阱区，同时，所述第一PMOS晶体管形成于第一N阱区，而且，所述第二PMOS晶体管形成于第二N阱区，另一方面，在所述第三NMOS晶体管上装配第一字线，在所述第四NMOS晶体管上装配第二字线。
11.如权利要求10所述的半导体存储装置，其特征在于，形成第一至第四PMOS晶体管，使其源极和漏极在与第一和第二字线垂直的方向上排成一列。
12.如权利要求10所述的半导体存储装置，其特征在于，第一和第二NMOS晶体管的源极连接到P阱区内形成的N+扩散区域的接地电位。
13.如权利要求10所述的半导体存储装置，其特征在于，第一N阱区和构成其他存储单元的第二N阱区共享同一N阱区，第二N阱区和构成其他存储单元的第一N阱区共享同一N阱区。
14.如权利要求13所述的半导体存储装置，其特征在于，第一PMOS晶体管的源极和构成其他存储单元的第二PMOS晶体管的源极连接到N阱区内形成的P+扩散区域的电源电位。
15.如权利要求10所述的半导体存储装置，其特征在于，在垂直于第一和第二字线的方向上形成长方形状的第一及第二N阱区和P阱区。
16.如权利要求10所述的半导体存储装置，其特征在于，在连接到第三NMOS晶体管的位线和连接到第四NMOS晶体管的位线之间装配电源线或者接地线。
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