JPH036112A - 集積回路高周波入力減衰器回路 - Google Patents
集積回路高周波入力減衰器回路Info
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- JPH036112A JPH036112A JP2126551A JP12655190A JPH036112A JP H036112 A JPH036112 A JP H036112A JP 2126551 A JP2126551 A JP 2126551A JP 12655190 A JP12655190 A JP 12655190A JP H036112 A JPH036112 A JP H036112A
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Classifications
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R15/00—Details of measuring arrangements of the types provided for in groups G01R17/00 - G01R29/00, G01R33/00 - G01R33/26 or G01R35/00
- G01R15/08—Circuits for altering the measuring range
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/24—Frequency-independent attenuators
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- Attenuators (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
生凱夏宜景
この発明は種々の集積回路、例えば、入力電圧が所定の
範囲内にあるか若しくは範囲外にあるかを指示する形式
の窓（ウィンドウ）比較器回路又はアナログ−ディジタ
ル変換器に使用され得る精密高周波集積回路減衰器に関
係している。
範囲内にあるか若しくは範囲外にあるかを指示する形式
の窓（ウィンドウ）比較器回路又はアナログ−ディジタ
ル変換器に使用され得る精密高周波集積回路減衰器に関
係している。
第１図は非反転（＋）入力が導体４によって第１基準電
圧■□、に接続され、反転（−）入力が導体３によって
入力信号ＶＩＮに接続され、且つ出力が導体６によって
出力信号■。、を発生するように接続されている比較器
１を備えた典型的な窓比較器回路を示している。第２の
比較器２はその非反転入力が導体３に接続され、その反
転入力が導体５によって第２基準電圧Ｖ １ｌＥＦ２に
接続され、且つその出力が導体７によって出力電圧Ｖ。
圧■□、に接続され、反転（−）入力が導体３によって
入力信号ＶＩＮに接続され、且つ出力が導体６によって
出力信号■。、を発生するように接続されている比較器
１を備えた典型的な窓比較器回路を示している。第２の
比較器２はその非反転入力が導体３に接続され、その反
転入力が導体５によって第２基準電圧Ｖ １ｌＥＦ２に
接続され、且つその出力が導体７によって出力電圧Ｖ。
２を発生するように接続されている。
第１図に示された一般形式の高速窓比較器が単一のモノ
リシック集積回路チップ上へ集積化させるべき場合には
幾つかの困難な問題が生じる。−数的な標準集積回路製
造工程に対して、ＰＮ接合の望まれない順方向バイアス
付与及び／又は望まれないＰＮ接合破壊を生じさせるこ
となく集積回路トランジスタの電極に直接加えられ得る
入力信号ＶＩＮに対する許容可能な範囲は典型的には現
在の高速ＩＣ比較器については接地と−３ないし＋３ボ
ルトとの間に事実上制限される。入力信号及び基準信号
をこれらが集積回路比較器に加えられる前に減衰させる
ために抵抗性分圧器が使用された場合には、第２図にお
ける２５及び２６のような集積回路抵抗の寄生コンデン
サは通常その抵抗の値に比例しており、抵抗１３及び１
４とははるかに異なって■１Ｎの急速に上昇する縁部及
び急速に降下する縁部に応答するので、回路の周波数応
答は非常によくない、このためにＶＩＮの減衰における
許容不可能な不正確さが生じることになる０例えば、抵
抗１３及び１４が普通のニクロム抵抗器であり且つ抵抗
１３の抵抗値が抵抗１４のそれの５倍である場合には、
抵抗１３と関連した寄生キャパシタンスは抵抗１４と関
連した寄生キャパシタンス２６よりはるかに大きくなり
そうである。それゆえ、寄生キャパシタンス２５及び２
６におけるＶＩＮの容量性電圧分割は抵抗１３及び１４
におけるＶＩＮの電圧分割とは反対の缶部に行われ机高
周波成分に対する導体３から導体１５へのＶＩＭの減衰
における相当な誤差を生じる。これは、もちろん、窓比
較器回路１００によって発生される結果に不正確さを生
じさせる。
リシック集積回路チップ上へ集積化させるべき場合には
幾つかの困難な問題が生じる。−数的な標準集積回路製
造工程に対して、ＰＮ接合の望まれない順方向バイアス
付与及び／又は望まれないＰＮ接合破壊を生じさせるこ
となく集積回路トランジスタの電極に直接加えられ得る
入力信号ＶＩＮに対する許容可能な範囲は典型的には現
在の高速ＩＣ比較器については接地と−３ないし＋３ボ
ルトとの間に事実上制限される。入力信号及び基準信号
をこれらが集積回路比較器に加えられる前に減衰させる
ために抵抗性分圧器が使用された場合には、第２図にお
ける２５及び２６のような集積回路抵抗の寄生コンデン
サは通常その抵抗の値に比例しており、抵抗１３及び１
４とははるかに異なって■１Ｎの急速に上昇する縁部及
び急速に降下する縁部に応答するので、回路の周波数応
答は非常によくない、このためにＶＩＮの減衰における
許容不可能な不正確さが生じることになる０例えば、抵
抗１３及び１４が普通のニクロム抵抗器であり且つ抵抗
１３の抵抗値が抵抗１４のそれの５倍である場合には、
抵抗１３と関連した寄生キャパシタンスは抵抗１４と関
連した寄生キャパシタンス２６よりはるかに大きくなり
そうである。それゆえ、寄生キャパシタンス２５及び２
６におけるＶＩＮの容量性電圧分割は抵抗１３及び１４
におけるＶＩＮの電圧分割とは反対の缶部に行われ机高
周波成分に対する導体３から導体１５へのＶＩＭの減衰
における相当な誤差を生じる。これは、もちろん、窓比
較器回路１００によって発生される結果に不正確さを生
じさせる。
光里豊！旌
従って、入力信号の低周波成分及び高周波成分の等しく
ない分割に起因する誤差を回避する集積回路減衰回路を
提供することがこの発明の目的である。
ない分割に起因する誤差を回避する集積回路減衰回路を
提供することがこの発明の目的である。
集積回路のあるＰＮ接合が望まない逆接合破壊及び／又
はあるＰＮ接合の望まれない順方向バイアス付与を受け
るレベルを実質上越えた電圧範囲を持った高周波信号に
応答して正確に動作する正確な高速度集積回路減衰器を
提供することがこの発明の別の目的である。
はあるＰＮ接合の望まれない順方向バイアス付与を受け
るレベルを実質上越えた電圧範囲を持った高周波信号に
応答して正確に動作する正確な高速度集積回路減衰器を
提供することがこの発明の別の目的である。
この発明の一実施例に従って簡単に説明すると、この発
明は、外部入力電圧を分割するための分割器回路であっ
て、入力電圧を受ける第１端子を持った薄膜第１抵抗、
基準電圧導体に接続された第１端子及び減衰した入力信
号を発生するために第１抵抗の第２端子に接続された第
２端子を持った薄膜第２抵抗を備えた前記の分割器回路
を備えている、集積回路窓比較器、アナログ−ディジタ
ル変換器などのための入力減衰器として使用され得る集
積回路減衰器を提供する。バッファが同じチップ上の集
積回路窓比較器、アナログ−ディジタル変換器などに減
衰人力信号を加える。第１抵抗はその第１及び第２の端
子間に直列に接続された複数の同じセグメントを備えて
おり、且つ第２抵抗は第２抵抗の抵抗値に対する第１抵
抗の抵抗値の比が第１抵抗の寄生キャパシタンスに対す
る第２抵抗の寄生キャパシタンスの比に精密に等しいよ
うに直並列構成で接続された複数の別別の同じセグメン
トを備えている。第１及び第２の分圧器はそれぞれ第１
及び第２の基準電圧を分割器回路が入力電圧を分割する
のと同じ比に分割する。第１抵抗の同じセグメントのす
べては第１集積回路構造物の分Ｍ８Ｎ域上に形成され、
且つ第２抵抗の孤立セグメントのすべてはこの集積回路
構造物の第２分離領域上に形成されている。既述の実施
例においては、第１及び第２の分離領域はそれぞれＮ形
領域に形成されたＰ形領域であり、そして第１分離領域
は入力信号を受けるように接続されており且つ第２分離
領域は基準電圧導体に接続されている。第２抵抗は複数
の直列接続群の同しセグメントからなっており、これら
の群のそれぞれは複数の並列に接続された同じセグメン
トからなっている。一実施例においては、減衰器は同じ
チップ上の窓比較器の入力に接続されている。別の実施
例においては、減衰器は同じチップ上のアナログ−ディ
ジタル変換器のアナログ入力に接続されている。
明は、外部入力電圧を分割するための分割器回路であっ
て、入力電圧を受ける第１端子を持った薄膜第１抵抗、
基準電圧導体に接続された第１端子及び減衰した入力信
号を発生するために第１抵抗の第２端子に接続された第
２端子を持った薄膜第２抵抗を備えた前記の分割器回路
を備えている、集積回路窓比較器、アナログ−ディジタ
ル変換器などのための入力減衰器として使用され得る集
積回路減衰器を提供する。バッファが同じチップ上の集
積回路窓比較器、アナログ−ディジタル変換器などに減
衰人力信号を加える。第１抵抗はその第１及び第２の端
子間に直列に接続された複数の同じセグメントを備えて
おり、且つ第２抵抗は第２抵抗の抵抗値に対する第１抵
抗の抵抗値の比が第１抵抗の寄生キャパシタンスに対す
る第２抵抗の寄生キャパシタンスの比に精密に等しいよ
うに直並列構成で接続された複数の別別の同じセグメン
トを備えている。第１及び第２の分圧器はそれぞれ第１
及び第２の基準電圧を分割器回路が入力電圧を分割する
のと同じ比に分割する。第１抵抗の同じセグメントのす
べては第１集積回路構造物の分Ｍ８Ｎ域上に形成され、
且つ第２抵抗の孤立セグメントのすべてはこの集積回路
構造物の第２分離領域上に形成されている。既述の実施
例においては、第１及び第２の分離領域はそれぞれＮ形
領域に形成されたＰ形領域であり、そして第１分離領域
は入力信号を受けるように接続されており且つ第２分離
領域は基準電圧導体に接続されている。第２抵抗は複数
の直列接続群の同しセグメントからなっており、これら
の群のそれぞれは複数の並列に接続された同じセグメン
トからなっている。一実施例においては、減衰器は同じ
チップ上の窓比較器の入力に接続されている。別の実施
例においては、減衰器は同じチップ上のアナログ−ディ
ジタル変換器のアナログ入力に接続されている。
・・ の＝ な量゛■
第２図において、数字１００はこの発明の高周波減衰器
５０を備えた集積回路窓比較器を示している。
５０を備えた集積回路窓比較器を示している。
しかしながら、第２図は、この発明に従って必要とされ
るような、寄生キャパシタンス２５及び２６がそれぞれ
抵抗１３及び１４の抵抗値に精密に反比例する分圧抵抗
１３及び１４の実現を示してはいない。
るような、寄生キャパシタンス２５及び２６がそれぞれ
抵抗１３及び１４の抵抗値に精密に反比例する分圧抵抗
１３及び１４の実現を示してはいない。
、第３Ａ図は■。の正確な６対ｌ減衰を与えてＶ ＩＮ
’を発生するために寄生キャパシタンス２５及び２６が
抵抗１３及び１４の抵抗値に対応するべき方法の一例を
図解している。抵抗１３の抵抗値がＲであるならば、抵
抗１４の抵抗値はＲ＋５にするべきである。抵抗１３の
寄生キャパシタンスがＣであるならば、抵抗１４の寄生
キャパシタンスは５Ｃにするべきである。
’を発生するために寄生キャパシタンス２５及び２６が
抵抗１３及び１４の抵抗値に対応するべき方法の一例を
図解している。抵抗１３の抵抗値がＲであるならば、抵
抗１４の抵抗値はＲ＋５にするべきである。抵抗１３の
寄生キャパシタンスがＣであるならば、抵抗１４の寄生
キャパシタンスは５Ｃにするべきである。
第３Ａ図において、点線５１は、高周波減衰器５０、及
び減衰器回路５０によって発生された正確に減衰した信
号Ｖ ＩＮ’を受ける別の集積回路５２、の両方を収容
した集積回路チップを示している。回路５２は第２図の
窓比較器回路部、低電圧アナログ−ディジタル変換器な
どでよい、察知されるはずであるが、より低い電源電圧
で増大した性能を与える集積回路が開発されると、高周
波、高精密集積化アナログ減衰器に対する必要性が増大
するが、これはそれに加えられる外部アナログ入力信号
が非常に大きい振幅を持っていである種のＰＮ接合の望
まれない逆バイアス付与及び／又は順バイアス付与を生
じさせることがあるからである。
び減衰器回路５０によって発生された正確に減衰した信
号Ｖ ＩＮ’を受ける別の集積回路５２、の両方を収容
した集積回路チップを示している。回路５２は第２図の
窓比較器回路部、低電圧アナログ−ディジタル変換器な
どでよい、察知されるはずであるが、より低い電源電圧
で増大した性能を与える集積回路が開発されると、高周
波、高精密集積化アナログ減衰器に対する必要性が増大
するが、これはそれに加えられる外部アナログ入力信号
が非常に大きい振幅を持っていである種のＰＮ接合の望
まれない逆バイアス付与及び／又は順バイアス付与を生
じさせることがあるからである。
第３Ｂ図は第３Ａ図に示された回路の集積回路実現例を
図解している。第３Ｃ図は第３Ｂ図又は第４図の回路の
バイポーラ集積回路実施例の断面を示している。第３Ｃ
図における集積回路構造物はＰ子基板２９を備えている
。基板２９の上面におけるＮ形エビクキシャル層３０に
はＰ十分離拡散部３５によって分離されたＮ形アイラン
ド３０Ａ又は３０Ｂがある。Ｐ形拡散ベース領域２７
、２８ （これは第３Ｂ図及♂すを領域２７及び２８で
あることができる）がそれぞれＮ形領域３０Ａ又は３０
Ｂの上面に形成されている。酸化物層３８がＮ形層３０
の上面に配置されている。Ｎ十埋込み層拡散領域３１が
ベース形領域２７又は２８の下に形成されている。Ｎ＋
コレクタ接触領域３６は低抵抗電気的接触がＮ十埋込み
層３１に対して行われることを可能にしている。複数の
方形の細長いニクロム５キロオーム抵抗３３がＰ形領域
２７２８の上方の酸化物層３８上に配置されている。
図解している。第３Ｃ図は第３Ｂ図又は第４図の回路の
バイポーラ集積回路実施例の断面を示している。第３Ｃ
図における集積回路構造物はＰ子基板２９を備えている
。基板２９の上面におけるＮ形エビクキシャル層３０に
はＰ十分離拡散部３５によって分離されたＮ形アイラン
ド３０Ａ又は３０Ｂがある。Ｐ形拡散ベース領域２７
、２８ （これは第３Ｂ図及♂すを領域２７及び２８で
あることができる）がそれぞれＮ形領域３０Ａ又は３０
Ｂの上面に形成されている。酸化物層３８がＮ形層３０
の上面に配置されている。Ｎ十埋込み層拡散領域３１が
ベース形領域２７又は２８の下に形成されている。Ｎ＋
コレクタ接触領域３６は低抵抗電気的接触がＮ十埋込み
層３１に対して行われることを可能にしている。複数の
方形の細長いニクロム５キロオーム抵抗３３がＰ形領域
２７２８の上方の酸化物層３８上に配置されている。
第３Ｂ図に言及すると、抵抗１３は抵抗値Ｒを持ったニ
クロム抵抗器である。抵抗１３．！：その下にあるＰ形
領域２７との間の寄生キャパシタンスは抵抗１３の面積
に、従ってその抵抗値に比例している。
クロム抵抗器である。抵抗１３．！：その下にあるＰ形
領域２７との間の寄生キャパシタンスは抵抗１３の面積
に、従ってその抵抗値に比例している。
Ｐ形領域２７はＮ形領域３０Ｂに配置されていて、ＶＩ
Ｎ導体３に接続されている。ダイオード２７ＡはＰ形領
域２７と分離Ｎ形領域３０Ｂとの間のＰＮ接合を表して
おり、又ダイオード２７ＢはＮ形領域３０ＢとＰ子基板
２９との間のＰＮ接合を表している。
Ｎ導体３に接続されている。ダイオード２７ＡはＰ形領
域２７と分離Ｎ形領域３０Ｂとの間のＰＮ接合を表して
おり、又ダイオード２７ＢはＮ形領域３０ＢとＰ子基板
２９との間のＰＮ接合を表している。
抵抗１４は抵抗値Ｒ１５を持ったニクロム抵抗器である
。抵抗１４七その下にあるＰ形領域２８との間の寄生キ
ャパシタンスは抵抗１４の面積に比例している。Ｐ形領
域２８はＮ形エピクキシャル領域３０Ａに配置されてい
る。Ｎ形領域３０Ａ及び３０８は両方共電気的に浮動し
ている。Ｐ形領域２８は接地に接続されている。Ｐ子基
板２９は−Ｖ、に接続されている。ダ４ 、ｔ −Ｆ２
８ＡハＰ Ｙ３’ｐＭ域トＮ形ＳＮ域３０Ｂト（７）間
のＰＮ接合を表している。ダイオード２８ＢはＮ形領域
３０ＢとＰ子基板２９との間のＰＮ接合を表している。
。抵抗１４七その下にあるＰ形領域２８との間の寄生キ
ャパシタンスは抵抗１４の面積に比例している。Ｐ形領
域２８はＮ形エピクキシャル領域３０Ａに配置されてい
る。Ｎ形領域３０Ａ及び３０８は両方共電気的に浮動し
ている。Ｐ形領域２８は接地に接続されている。Ｐ子基
板２９は−Ｖ、に接続されている。ダ４ 、ｔ −Ｆ２
８ＡハＰ Ｙ３’ｐＭ域トＮ形ＳＮ域３０Ｂト（７）間
のＰＮ接合を表している。ダイオード２８ＢはＮ形領域
３０ＢとＰ子基板２９との間のＰＮ接合を表している。
これらの背中合せのダイオード構造物は■、の基板への
クランピングを防止し、ＶＩＮが他の場合に許容される
であろうよりも大きい電圧範囲にわたって動作すること
を可能にし、且つ集積回路においである種のＰＮ接合の
望ましくない逆破壊及び／又はある種のＰＮ接合の望ま
しくない順バイアス付与を回避する。
クランピングを防止し、ＶＩＮが他の場合に許容される
であろうよりも大きい電圧範囲にわたって動作すること
を可能にし、且つ集積回路においである種のＰＮ接合の
望ましくない逆破壊及び／又はある種のＰＮ接合の望ま
しくない順バイアス付与を回避する。
第３Ｂ図において、抵抗１４はそれぞれ抵抗値Ｒを有し
且つそれぞれ抵抗１３と同じ幅を有する五つの並列抵抗
１４ 、１４−２・・・・・・１４−５で形成されてい
る。抵抗１４ 、１４−２などのそれぞれは抵抗１３と
同じ抵抗率を持ったニクロム材料で構成されている。抵
抗１４ 、１４−２などはＰ形領域２８の上方に形成さ
れている。
且つそれぞれ抵抗１３と同じ幅を有する五つの並列抵抗
１４ 、１４−２・・・・・・１４−５で形成されてい
る。抵抗１４ 、１４−２などのそれぞれは抵抗１３と
同じ抵抗率を持ったニクロム材料で構成されている。抵
抗１４ 、１４−２などはＰ形領域２８の上方に形成さ
れている。
第４図は第３Ｂ図に示された減衰器回路の実用的な正確
な実施例の概略的説明図である。抵抗１３は、例えば１
００キロオームの抵抗値を持つように設計されており、
直列に接続された四つの２５キロオーム抵抗によって実
現されている。抵抗１３Ａ〜１３Ｄのそれぞれは直列に
接続された五つの５キロオーム・ニクロム抵抗３３（第
３Ｃ図を見よ）で形成されている。数字２５Ａは各５キ
ロオーム・ニクロム抵抗３３とその下にあるＰ形領域２
７との間の寄」キャパシタンスを示している。それゆえ
これらの寄生キャパシタンスはすべて、たとえニクロム
抵抗が電気的に直列に接続されていても、実質上並列に
接続されている。
な実施例の概略的説明図である。抵抗１３は、例えば１
００キロオームの抵抗値を持つように設計されており、
直列に接続された四つの２５キロオーム抵抗によって実
現されている。抵抗１３Ａ〜１３Ｄのそれぞれは直列に
接続された五つの５キロオーム・ニクロム抵抗３３（第
３Ｃ図を見よ）で形成されている。数字２５Ａは各５キ
ロオーム・ニクロム抵抗３３とその下にあるＰ形領域２
７との間の寄」キャパシタンスを示している。それゆえ
これらの寄生キャパシタンスはすべて、たとえニクロム
抵抗が電気的に直列に接続されていても、実質上並列に
接続されている。
このように、分圧抵抗１３は所望の１００キロオームを
与えるように直列に接続された２０の５キロオーム・ニ
クロム抵抗３３からなっている。しかしながら、抵抗１
３とＰ形領域２７との間の全寄生キャパシタンスは個別
の５キロオーム抵抗３３とＰ形領域２７との間の２０の
等しい寄生キャパシタンス２５Ａの和である。
与えるように直列に接続された２０の５キロオーム・ニ
クロム抵抗３３からなっている。しかしながら、抵抗１
３とＰ形領域２７との間の全寄生キャパシタンスは個別
の５キロオーム抵抗３３とＰ形領域２７との間の２０の
等しい寄生キャパシタンス２５Ａの和である。
察知されるはずであるが、容量性電圧分割の前述の説明
は幾分単純化されすぎている。実際には、個別の抵抗セ
グメント（３３）と関連した寄生キャパシタンスは並列
になってはいす、それどころか、一方の端子が共通であ
り且つそれらのそれぞれの第２の端子が抵抗の連糸に沿
って分布している。
は幾分単純化されすぎている。実際には、個別の抵抗セ
グメント（３３）と関連した寄生キャパシタンスは並列
になってはいす、それどころか、一方の端子が共通であ
り且つそれらのそれぞれの第２の端子が抵抗の連糸に沿
って分布している。
第４図に言及すると、この方法で接続されたキャパシタ
ンスを接続することの結果は、ＶＩＮにおける任意の変
化が寄生キャパシタンス１３Ａ、１３Ｂ、１３ｃ笈び１
３Ｄにおける等しくない電圧変化を生じさせることであ
る。同様に、ＶＩＮ’がＶＩＮにおける変化に従って変
化すると、寄生キャパシタンス１４＾１４Ｂ、 １４Ｃ
及び１４０における電圧変化も又等しくなる。
ンスを接続することの結果は、ＶＩＮにおける任意の変
化が寄生キャパシタンス１３Ａ、１３Ｂ、１３ｃ笈び１
３Ｄにおける等しくない電圧変化を生じさせることであ
る。同様に、ＶＩＮ’がＶＩＮにおける変化に従って変
化すると、寄生キャパシタンス１４＾１４Ｂ、 １４Ｃ
及び１４０における電圧変化も又等しくなる。
これらの電圧変化は、やはり等しくない容量性変位電流
を生じさせる。しかしながら、既述の実施例においては
、寄生キャパシタンス１３０における電圧変化が寄生キ
ャパシタンス１４Ａにおけるそれより５倍大きいので寄
生キャパシタンス１３０における容量性変位電流は寄生
キャパシタンス１４１１におけるそれに等しいことに注
意することが重要である。しかし、寄生キャパシタンス
１４Ａは寄生キャパシタンス１３０より５倍大きいので
、対応する変位電流は等しくなる。
を生じさせる。しかしながら、既述の実施例においては
、寄生キャパシタンス１３０における電圧変化が寄生キ
ャパシタンス１４Ａにおけるそれより５倍大きいので寄
生キャパシタンス１３０における容量性変位電流は寄生
キャパシタンス１４１１におけるそれに等しいことに注
意することが重要である。しかし、寄生キャパシタンス
１４Ａは寄生キャパシタンス１３０より５倍大きいので
、対応する変位電流は等しくなる。
同様に、寄生キャパシタンス１３Ｃ及び１４Ｂの変位電
流は等しく、寄生キャパシタンス１３Ｂ及び１４Ｃの変
位電流は等しく、且つ寄生キャパシタンス１３Ａ及び１
４０の変位電流は等しくなる。それゆえ、容量性変位電
流のすべての和は零となり、これによりＶＩＮの高周波
成分の正確な減衰が可能になる。
流は等しく、寄生キャパシタンス１３Ｂ及び１４Ｃの変
位電流は等しく、且つ寄生キャパシタンス１３Ａ及び１
４０の変位電流は等しくなる。それゆえ、容量性変位電
流のすべての和は零となり、これによりＶＩＮの高周波
成分の正確な減衰が可能になる。
分圧抵抗１４は、例えば２０キロオームの全抵抗値を持
つように設計されており、四つの直列接続の５キロオー
ム・ニクロム抵抗１４Ａ〜１４０からなっている。ニク
ロム抵抗１４＾〜１４０のそれぞれとその下にあるＰ形
領域２８との間の寄生キャパシタンスは他のもののすべ
ての対応する寄生キャパシタンスと並列に加わる。 １
４Ａのような５キロオーム抵抗のそれぞれは、Ｐ形領域
２８の上方に形成された、第４Ｂ図に示されたように直
列に接続された五つの１キロオーム・ニクロム抵抗４１
からなっている。
つように設計されており、四つの直列接続の５キロオー
ム・ニクロム抵抗１４Ａ〜１４０からなっている。ニク
ロム抵抗１４＾〜１４０のそれぞれとその下にあるＰ形
領域２８との間の寄生キャパシタンスは他のもののすべ
ての対応する寄生キャパシタンスと並列に加わる。 １
４Ａのような５キロオーム抵抗のそれぞれは、Ｐ形領域
２８の上方に形成された、第４Ｂ図に示されたように直
列に接続された五つの１キロオーム・ニクロム抵抗４１
からなっている。
１キロオーム抵抗４１のそれぞれは、Ｐ形領域２８の上
方に形成された、第４Ｃ図に示されたように並列に接続
された五つの５キロオーム・ニクロム抵抗３３からなっ
ている。
方に形成された、第４Ｃ図に示されたように並列に接続
された五つの５キロオーム・ニクロム抵抗３３からなっ
ている。
それゆえ、領域２８とニクロム抵抗１４との間の全寄生
キャパシタンスは、抵抗１４の電気抵抗値が２０キロオ
ームにすぎないとはいえ、１００抵抗３３のそれぞれと
Ｐ形領域２８との間の１００の個別のキャパシタンス２
６＾の和に等しい。
キャパシタンスは、抵抗１４の電気抵抗値が２０キロオ
ームにすぎないとはいえ、１００抵抗３３のそれぞれと
Ｐ形領域２８との間の１００の個別のキャパシタンス２
６＾の和に等しい。
従って、抵抗１３の抵抗値は精密に抵抗１４のそれの５
倍であって、ＶＩＮとＶ ＩＮ’との間に６対１の直流
電圧比を生じる。ニクロム抵抗１３の寄生キャパシタン
スは精密に抵抗１４のそれの５分の１であって、ＶＩＮ
とＶ ＩＮ’との間に６対１の高周波交流電圧分割比を
生じる。、それゆえ、ニクロム抵抗１３及び１４並びに
これらのそれぞれの寄生キャパシタンスによる高周波入
力信号の等しくない減衰の結果としてＶ ＩＮ’には誤
差が発生しない。
倍であって、ＶＩＮとＶ ＩＮ’との間に６対１の直流
電圧比を生じる。ニクロム抵抗１３の寄生キャパシタン
スは精密に抵抗１４のそれの５分の１であって、ＶＩＮ
とＶ ＩＮ’との間に６対１の高周波交流電圧分割比を
生じる。、それゆえ、ニクロム抵抗１３及び１４並びに
これらのそれぞれの寄生キャパシタンスによる高周波入
力信号の等しくない減衰の結果としてＶ ＩＮ’には誤
差が発生しない。
抵抗８及び９の抵抗値並びに抵抗１８及び１９の抵抗値
は抵抗１３及び１４の抵抗値に精密に対応することがで
き、そしてこの場合集積化電圧比較器１００はＶＩＮが
Ｖｌ１１□と■□Ｆｔとによって規定された電圧窓の間
にあるときを示す出力を発生する。種々の低電圧集積回
路比較器、アナログ−ディジタル変換器などによって必
要とされる高アナログ振幅入力信号の非常に高確度の高
周波及び低周波減衰が達成される。
は抵抗１３及び１４の抵抗値に精密に対応することがで
き、そしてこの場合集積化電圧比較器１００はＶＩＮが
Ｖｌ１１□と■□Ｆｔとによって規定された電圧窓の間
にあるときを示す出力を発生する。種々の低電圧集積回
路比較器、アナログ−ディジタル変換器などによって必
要とされる高アナログ振幅入力信号の非常に高確度の高
周波及び低周波減衰が達成される。
第５図では、高周波減衰器５０を含む、第２図の集積回
路窓比較器１００に対するチップ配置が示されている。
路窓比較器１００に対するチップ配置が示されている。
このチップは水平方向に約３．１ｍｍ （１２４ミル）
及び垂直方向に約２．３ｍ（９０ミル）の長さがある。
及び垂直方向に約２．３ｍ（９０ミル）の長さがある。
比較器ｌ及び２における、バッファ１６．１７゜２３及
び２４における、特に比較器出力トランジスタ区域５５
Ａ、５５Ｂ及び比較器出力トランジスタ区域５６Ａ５６
Ｂにおける電力消費の変動から生じるシリコン温度にお
ける差に起因する回路動作の不正確さを回避するために
、レイアウトは、できるだけチップの右半部の配置が、
二つの半部を分割する中心線５７について、チップの左
半部の配置の鏡像であるように構成された。
び２４における、特に比較器出力トランジスタ区域５５
Ａ、５５Ｂ及び比較器出力トランジスタ区域５６Ａ５６
Ｂにおける電力消費の変動から生じるシリコン温度にお
ける差に起因する回路動作の不正確さを回避するために
、レイアウトは、できるだけチップの右半部の配置が、
二つの半部を分割する中心線５７について、チップの左
半部の配置の鏡像であるように構成された。
最大の熱的差は四つの比較器出力トランジスタによって
発生されるので、これらは精密減衰器抵抗器１３及び１
４からできるだけ離れた、チップの左上及び右上の隅に
配置された。上に示されたように、抵抗１３及び１４は
Ｎ形エピクキシャル領域の上方に形成されている。第５
図にはエピタキシャル領域の配置が示されている。熱的
効果を更に最小化するために、抵抗１３は中心線５７の
周りに対称的に配置された二つの部分に分割された。更
に明確には、Ｎ形領域３０＾は図示のように配置された
二つの等しい部分に分割され、且つＮ形領域３０Ｂは図
示のように中心線５７の周りに対称的に配置された二つ
の部分３０及び３０−２に分割された。ブロック６２は
この発明には重要でない付加的な入力回路部を収容して
いる。
発生されるので、これらは精密減衰器抵抗器１３及び１
４からできるだけ離れた、チップの左上及び右上の隅に
配置された。上に示されたように、抵抗１３及び１４は
Ｎ形エピクキシャル領域の上方に形成されている。第５
図にはエピタキシャル領域の配置が示されている。熱的
効果を更に最小化するために、抵抗１３は中心線５７の
周りに対称的に配置された二つの部分に分割された。更
に明確には、Ｎ形領域３０＾は図示のように配置された
二つの等しい部分に分割され、且つＮ形領域３０Ｂは図
示のように中心線５７の周りに対称的に配置された二つ
の部分３０及び３０−２に分割された。ブロック６２は
この発明には重要でない付加的な入力回路部を収容して
いる。
ＶＩＮポンディングパッド導体３及びアナログ接地導体
バッド６０はこれらがＤＩＰリードフレームど の最も低いインダクタンスリードにワイヤ≠ンドされ得
るようにチップの下方縁部の中央に配置されており、又
電力供給共通導体ポンディングパッドは同じ理由のため
にチップの上方縁部に沿って同様に配置されている。比
較器１及び２の動作のために必要とされるバイアス回路
部は中心線５０の周りに対称的に配置された区域５８Ａ
及び５８Ｂに配置されている。上述のバッファを収容し
たバッファ回路部は図示のようにブロック１６．１７．
２３及び３４において鏡像式に配置されている。比較器
１及び２は、そのそれぞれの出力トランジスタを含めて
、チップの上半部に全体的に配置されている。このレイ
アウトは減衰器を形成するニクロム抵抗の最大の分離を
与え、従ってチップ動作中シリコンに発生した熱的差に
よって引き起こされる不正確さを最小にする。
バッド６０はこれらがＤＩＰリードフレームど の最も低いインダクタンスリードにワイヤ≠ンドされ得
るようにチップの下方縁部の中央に配置されており、又
電力供給共通導体ポンディングパッドは同じ理由のため
にチップの上方縁部に沿って同様に配置されている。比
較器１及び２の動作のために必要とされるバイアス回路
部は中心線５０の周りに対称的に配置された区域５８Ａ
及び５８Ｂに配置されている。上述のバッファを収容し
たバッファ回路部は図示のようにブロック１６．１７．
２３及び３４において鏡像式に配置されている。比較器
１及び２は、そのそれぞれの出力トランジスタを含めて
、チップの上半部に全体的に配置されている。このレイ
アウトは減衰器を形成するニクロム抵抗の最大の分離を
与え、従ってチップ動作中シリコンに発生した熱的差に
よって引き起こされる不正確さを最小にする。
第１図は従来技術の窓比較器回路の概略図である。
第２図は従来技術の諸問題を説明するのに且つ又この発
明を説明するのに有効な集積回路窓比較器の概略図であ
る。 第３Ａ図はこの発明の詳細な説明するのに有効な回路図
である。 第３Ｂ図はこの発明の減衰器の実施例を図解した線図で
ある。 第３Ｃ図はこの発明の詳細な説明す、るのに有効な部分
的断面線図である。 第４図はこの発明の採択実施例を説明するのに有効な概
略図である。 第４Ａ図は第４図における細部４＾の構造を図解してい
る。 第４Ｂ図は第４図における細部４Ｂの構造を図解してい
る。 第４Ｃ図は第４図における抵抗の一つの線図である。 第５図はこの発明の減衰器、及び窓比較器回路を備えた
集積回路の配置図である。 （外４名） Ｆｘｒ、、３Ａ
明を説明するのに有効な集積回路窓比較器の概略図であ
る。 第３Ａ図はこの発明の詳細な説明するのに有効な回路図
である。 第３Ｂ図はこの発明の減衰器の実施例を図解した線図で
ある。 第３Ｃ図はこの発明の詳細な説明す、るのに有効な部分
的断面線図である。 第４図はこの発明の採択実施例を説明するのに有効な概
略図である。 第４Ａ図は第４図における細部４＾の構造を図解してい
る。 第４Ｂ図は第４図における細部４Ｂの構造を図解してい
る。 第４Ｃ図は第４図における抵抗の一つの線図である。 第５図はこの発明の減衰器、及び窓比較器回路を備えた
集積回路の配置図である。 （外４名） Ｆｘｒ、、３Ａ
Claims (8)
- １． （ａ） 外部入力信号を導くための入力導体、（
ｂ） 第１端子が入力導体に結合されている薄膜第１抵
抗、 （ｃ） 第１端子が基準電圧導体に接続され且つ第２端
子が第１抵抗の第２端子に接続されている薄膜第２抵抗
、並びに （ｄ） 入力信号に応答して高周波減衰器によって発生
された減衰した入力信号を導くために第１抵抗及び第２
抵抗の第２端子に接続された出力導体、を備えていて、 第１抵抗が、それぞれその第１及び第２の端子間に直列
に接続された、抵抗値及び寄生キャパシタンスを持った
複数の別々の同じセグメントからなっており、且つ第２
抵抗が、第２抵抗の抵抗値に対する第１抵抗の抵抗値の
比が第１抵抗の寄生キャパシタンスに対する第２抵抗の
寄生キャパシタンスの比に精密に等しいように直並列配
置で接続された複数の別々の同じセグメントからなって
いる、集積回路高周波減衰器。 - ２． 第１抵抗の同じセグメントのすべてが第１集積回
路構造物の第１分離領域の上方に形成され、且つ第２抵
抗の同じセグメントのすべてがこの集積回路構造物の第
２分離領域の上方に形成されている、請求項１の集積回
路高周波減衰器。 - ３． 第２抵抗が複数の直列接続された群の同じセグメ
ントからなっていて、これらの群のそれぞれが複数の並
列に接続された同じセグメントからなっている、請求項
２の集積回路高周波減衰器。 - ４． 第１及び第２の分離領域がそれぞれ第１及び第２
のＮ形領域に形成されたＰ形領域であり、且つ第１分離
領域が入力導体に接続され且つ第２分離領域が基準電圧
導体に接続されている、請求項２の集積回路高周波減衰
器。 - ５． （ａ） ｉ．外部入力信号を導くための入力導体
、ｉｉ．第１端子が入力導体に結合されている薄膜第１
抵抗、 ｉｉｉ．第１端子が基準電圧導体に接続され且つ第２端
子が第１抵抗の第２端子に接続されている薄膜第２抵抗
、並びに ｉｖ．入力信号に応答して高周波減衰器によって発生さ
れた減衰した入力信号を導くために第１抵抗及び第２抵
抗の第２端子が接続された出力導体、を備えていて、 第１抵抗が、それぞれその第１及び第２の端子間に直列
に接続された、抵抗値及び寄生キャパシタンスを持った
複数の別々の同じセグメントからなっており、且つ第２
抵抗が、第２抵抗の抵抗値に対する第１抵抗の抵抗値の
比が第１抵抗の寄生キャパシタンスに対する第２抵抗の
寄生キャパシタンスの比に精密に等しいように直並列配
置で接続された複数の別々の同じセグメントからなって
いる、 高周波減衰器。 （ｂ） 入力導体を持ったアナログ回路、 （ｃ） 減衰した入力信号を受けて、バッファされた、
減衰した入力信号を発生し、これをアナログ回路の入力
導体に加えるためのバッファ装置、を備えている集積回
路。 - ６． 低周波成分、高周波成分、及び最大振幅を持った
入力信号の振幅を正確に減小する方法であって、 （ａ） 入力信号を出力導体によって第１薄膜抵抗の第
１端子及び第１薄膜抵抗の下にあり且つこれから分離さ
れている第１半導体領域に加え、その際第１薄膜抵抗の
第２端子が出力導体によって第２薄膜抵抗の第１端子に
接続され、第２薄膜抵抗が第１供給電圧導体に接続され
ている第２端子を持っており、第２薄膜抵抗の下にあり
且つこれから分離されている第２半導体領域が第１供給
電圧導体に電気的に接続される段階、 （ｂ） 第１及び第２の薄膜抵抗の抵抗値の和により除
算された第２薄膜抵抗の抵抗値に等しい係数によって低
周波成分を減小させて出力導体に入力信号の減小した低
周波成分を発生する段階であって、その際第１薄膜抵抗
と第１半導体領域との間に第１寄生キャパシタンスが存
在し、且つ第２薄膜抵抗と第２半導体領域との間に第２
寄生キャパシタンスが存在する前記の段階、 （ｃ） 段階（ｂ） と同時に、前記の係数によって高
周波成分を減小させ、且つ前記の係数に、第１及び第２
の寄生キャパシタンスの和により除算された第１寄生キ
ャパシタンスに等しい値を持たせて出力導体に入力信号
の減小した高周波成分を発生する段階、 を含んでいる方法。 - ７． 第１及び第２の寄生キャパシタンスの和に対する
第１寄生キャパシタンスの比が前記の係数に精密に等し
くなるように第２薄膜抵抗を複数のより小さい同じ薄膜
抵抗の直並列接続として形成することを含んでいる、請
求項６の方法。 - ８． 第１数の同じ薄膜抵抗の直列接続を作ることによ
って第１抵抗を形成し、且つ複数の直列接続された群の
抵抗から第２薄膜抵抗を形成し、これらの群のそれぞれ
が複数のより小さい同じ薄膜抵抗を備えており、第１及
び第２抵抗の薄膜抵抗がすべて同じであるように形成さ
れていることを含んでいる、請求項７の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/352,849 US4968901A (en) | 1989-05-16 | 1989-05-16 | Integrated circuit high frequency input attenuator circuit |
| US352849 | 1989-05-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH036112A true JPH036112A (ja) | 1991-01-11 |
Family
ID=23386771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2126551A Pending JPH036112A (ja) | 1989-05-16 | 1990-05-16 | 集積回路高周波入力減衰器回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4968901A (ja) |
| JP (1) | JPH036112A (ja) |
| DE (1) | DE4015459A1 (ja) |
| FR (1) | FR2647284B1 (ja) |
| GB (2) | GB2233180B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002098935A1 (de) * | 2001-06-01 | 2002-12-12 | Borealis Technology Oy | COPOLYMERE VON $G(a)-OLEFINEN UND FUNKTIONELLEN MONOMEREN, DEREN HERSTELLUNG UND DEREN VERWENDUNG |
| US8626261B2 (en) | 2010-08-16 | 2014-01-07 | Samsung Electronics Co., Ltd. | Electrode for a living body and device for detecting a bio-signal |
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| US5506550A (en) * | 1994-08-15 | 1996-04-09 | Pearson Electronics, Inc. | Attenuator for use with current transformer |
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| FR2900240B1 (fr) * | 2006-04-19 | 2008-06-20 | St Microelectronics Sa | Comparateur a fenetre d'une tension alternative |
| DE102017114714A1 (de) * | 2017-06-30 | 2019-01-03 | Webasto SE | Anordnung zum Schalten eines Widerstands |
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-
1989
- 1989-05-16 US US07/352,849 patent/US4968901A/en not_active Expired - Lifetime
-
1990
- 1990-04-30 GB GB9009676A patent/GB2233180B/en not_active Expired - Fee Related
- 1990-05-14 DE DE4015459A patent/DE4015459A1/de not_active Withdrawn
- 1990-05-15 FR FR9006031A patent/FR2647284B1/fr not_active Expired - Fee Related
- 1990-05-16 JP JP2126551A patent/JPH036112A/ja active Pending
-
1993
- 1993-03-03 GB GB9304276A patent/GB2263831B/en not_active Expired - Fee Related
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| GB2263831B (en) | 1993-10-27 |
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