JPH0575024A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0575024A JPH0575024A JP3234205A JP23420591A JPH0575024A JP H0575024 A JPH0575024 A JP H0575024A JP 3234205 A JP3234205 A JP 3234205A JP 23420591 A JP23420591 A JP 23420591A JP H0575024 A JPH0575024 A JP H0575024A
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- JP
- Japan
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- pad
- semiconductor
- semiconductor substrate
- surge
- semiconductor layer
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Abstract
(57)【要約】
【目的】半導体装置の入力端子のサージ耐量を向上させ
る。 【構成】パッド５５と薄膜抵抗５０を同一の島領域内に
ある同一のベース拡散層上に配置し、半導体基板２０上
でＰＮＰ構造となるようにする。 【効果】絶縁膜とＰＮ接合部の容量が直列となるため、
サージ電圧が絶縁膜及びＰＮ接合の容量で分圧されサー
ジ耐圧を向上させることができる。
る。 【構成】パッド５５と薄膜抵抗５０を同一の島領域内に
ある同一のベース拡散層上に配置し、半導体基板２０上
でＰＮＰ構造となるようにする。 【効果】絶縁膜とＰＮ接合部の容量が直列となるため、
サージ電圧が絶縁膜及びＰＮ接合の容量で分圧されサー
ジ耐圧を向上させることができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
集積回路の保護回路に関する。
集積回路の保護回路に関する。
【０００２】
【従来の技術】半導体集積回路における抵抗体として半
導体基板内に不純物を拡散して作る拡散抵抗と、抵抗材
料を膜として堆積させた薄膜抵抗とがある。後者の薄膜
抵抗は前者の拡散抵抗に比べて、高い相対精度が得ら
れ、また、温度係数の小さい材料を選ぶことが出来るの
で、一般に高精度な特性が要求される場合に用いられ
る。
導体基板内に不純物を拡散して作る拡散抵抗と、抵抗材
料を膜として堆積させた薄膜抵抗とがある。後者の薄膜
抵抗は前者の拡散抵抗に比べて、高い相対精度が得ら
れ、また、温度係数の小さい材料を選ぶことが出来るの
で、一般に高精度な特性が要求される場合に用いられ
る。
【０００３】図２は従来の半導体装置の一例を説明する
ための回路図、図３は図２の一部を示す半導体チップの
断面図である。
ための回路図、図３は図２の一部を示す半導体チップの
断面図である。
【０００４】図２に示すように、演算増幅器５４を用い
た差動入力増幅器に使用される薄膜抵抗５０，５１，５
２，５３の夫々は高い相対精度（例えば０．１％）が要
求される。
た差動入力増幅器に使用される薄膜抵抗５０，５１，５
２，５３の夫々は高い相対精度（例えば０．１％）が要
求される。
【０００５】また、薄膜抵抗は絶縁膜の上に形成される
ため、半導体基板とは絶縁されている。従って、パッド
５５の入力は演算増幅器５４の電源電圧の範囲を越えた
信号が扱える特徴がある。
ため、半導体基板とは絶縁されている。従って、パッド
５５の入力は演算増幅器５４の電源電圧の範囲を越えた
信号が扱える特徴がある。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置は、前述の特徴を出そうとした場合入力パッ
ド部分に静電気等のサージに対する保護回路（例えば、
電源との間に入れたダイオード）を設けることが出来な
い。従って、図３に示すように、Ｐ型半導体基板２０の
上に設けた酸化シリコン膜１５の上に薄膜抵抗層５０を
選択的に設け、薄膜抵抗層５０に接続するアルミニウム
配線１１及びパッド５５を選択的に設け、次に、これら
を含む表面に保護膜１２を堆積してパッド５５上を開孔
している。なお、パッド５５の直下はＮ型のエピタキシ
ャル層１７が島領域として形成されている。
半導体装置は、前述の特徴を出そうとした場合入力パッ
ド部分に静電気等のサージに対する保護回路（例えば、
電源との間に入れたダイオード）を設けることが出来な
い。従って、図３に示すように、Ｐ型半導体基板２０の
上に設けた酸化シリコン膜１５の上に薄膜抵抗層５０を
選択的に設け、薄膜抵抗層５０に接続するアルミニウム
配線１１及びパッド５５を選択的に設け、次に、これら
を含む表面に保護膜１２を堆積してパッド５５上を開孔
している。なお、パッド５５の直下はＮ型のエピタキシ
ャル層１７が島領域として形成されている。
【０００７】ここで、パッド５５と半導体基板２０の間
にはさまれた酸化シリコン膜１５にすべてサージ電圧が
加わることになる。よって、サージ耐量は酸化シリコン
膜１５の永久破壊電圧（酸化膜の厚さが０．４μｍとす
ると通常４００Ｖ）で決まってしまう。酸化シリコン膜
１５が破壊するとアルミニウム配線１１と半導体基板２
０との間で短絡してしまい不良となるという問題点があ
った。つまり、サージ耐量は１０００Ｖ以上欲しいので
サージ耐量を改善する必要がある。
にはさまれた酸化シリコン膜１５にすべてサージ電圧が
加わることになる。よって、サージ耐量は酸化シリコン
膜１５の永久破壊電圧（酸化膜の厚さが０．４μｍとす
ると通常４００Ｖ）で決まってしまう。酸化シリコン膜
１５が破壊するとアルミニウム配線１１と半導体基板２
０との間で短絡してしまい不良となるという問題点があ
った。つまり、サージ耐量は１０００Ｖ以上欲しいので
サージ耐量を改善する必要がある。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
一導電型半導体基板の一主面に設けて島領域を形成する
逆導電型の第１の半導体層と、前記第１の半導体層内に
設けた一導電型の第２の半導体層と、前記第１及び第２
の半導体層を含む表面に設けた絶縁膜と、前記第２の半
導体層の上の前記絶縁膜上に設けた薄膜抵抗及び前記薄
膜抵抗に接続して設けたパッドとを備えている。
一導電型半導体基板の一主面に設けて島領域を形成する
逆導電型の第１の半導体層と、前記第１の半導体層内に
設けた一導電型の第２の半導体層と、前記第１及び第２
の半導体層を含む表面に設けた絶縁膜と、前記第２の半
導体層の上の前記絶縁膜上に設けた薄膜抵抗及び前記薄
膜抵抗に接続して設けたパッドとを備えている。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１（ａ），（ｂ）は本発明の一実施例を
示す半導体チップの平面図及び断面図である。
示す半導体チップの平面図及び断面図である。
【００１１】図１（ａ），（ｂ）に示すように、半導体
基板２０の上に設けたＮ型のエピタキシャル層をＰ型の
素子分離層により分離して島領域のエピタキシャル層１
７を形成し、エピタキシャル層１７内にＰ型のベース拡
散層１６を形成し、それらの表面に酸化シリコン膜１５
を設ける。次に、ベース拡散層１６上の酸化シリコン膜
１５の表面に薄膜抵抗５０及び薄膜抵抗５０に接続する
アルミニウム配線１１，１４及びパッド５５を選択的に
設ける。次に、これらを含む表面に保護膜１２を堆積し
てパッド５５の上に開孔する。
基板２０の上に設けたＮ型のエピタキシャル層をＰ型の
素子分離層により分離して島領域のエピタキシャル層１
７を形成し、エピタキシャル層１７内にＰ型のベース拡
散層１６を形成し、それらの表面に酸化シリコン膜１５
を設ける。次に、ベース拡散層１６上の酸化シリコン膜
１５の表面に薄膜抵抗５０及び薄膜抵抗５０に接続する
アルミニウム配線１１，１４及びパッド５５を選択的に
設ける。次に、これらを含む表面に保護膜１２を堆積し
てパッド５５の上に開孔する。
【００１２】ここで、パッド５５と半導体基板２０の間
にサージ電圧が加わった場合、酸化シリコン膜１５の容
量Ｃ1 とＰＮ接合の容量Ｃ2 とＣ3 の直列接続にサージ
電圧が印加され、従って、酸化シリコン膜１５には１／
｛１＋Ｃ1 （Ｃ2 ＋Ｃ3 ）／Ｃ2 ・Ｃ3 ｝に分圧された
電圧が加わることになる。但し、印加極性によってはＰ
Ｎ接合が順方向になるためＣ2 又はＣ3 のどちらかが∞
とみなされる。なお、エピタキシャル層１７の底部にＮ
+ 型の埋込層を設けても良い。
にサージ電圧が加わった場合、酸化シリコン膜１５の容
量Ｃ1 とＰＮ接合の容量Ｃ2 とＣ3 の直列接続にサージ
電圧が印加され、従って、酸化シリコン膜１５には１／
｛１＋Ｃ1 （Ｃ2 ＋Ｃ3 ）／Ｃ2 ・Ｃ3 ｝に分圧された
電圧が加わることになる。但し、印加極性によってはＰ
Ｎ接合が順方向になるためＣ2 又はＣ3 のどちらかが∞
とみなされる。なお、エピタキシャル層１７の底部にＮ
+ 型の埋込層を設けても良い。
【００１３】
【発明の効果】以上説明したように本発明は、ボンディ
ングパッドと薄膜抵抗の直下の半導体基板中にＰＮ接合
を形成することによりサージ電圧が絶縁膜とＰＮ接合部
に分圧されるので、みかけ上のサージ耐量が上昇すると
いう効果を有する。
ングパッドと薄膜抵抗の直下の半導体基板中にＰＮ接合
を形成することによりサージ電圧が絶縁膜とＰＮ接合部
に分圧されるので、みかけ上のサージ耐量が上昇すると
いう効果を有する。
【図１】本発明の一実施例を示す半導体チップの平面図
及び断面図。
及び断面図。
【図２】従来の半導体装置の一例を説明するための回路
図。
図。
【図３】図２の一部を示す半導体チップの断面図。
１１，１４ アルミニウム配線 １２ 保護膜 １５ 酸化シリコン膜 １６ ベース拡散層 １７ エピタキシャル層 ５０，５１，５２，５３ 薄膜抵抗 ５４ 演算増幅器 ５５，５６ パッド
Claims (1)
- 【請求項１】 一導電型半導体基板の一主面に設けて島
領域を形成する逆導電型の第１の半導体層と、前記第１
の半導体層内に設けた一導電型の第２の半導体層と、前
記第１及び第２の半導体層を含む表面に設けた絶縁膜
と、前記第２の半導体層の上の前記絶縁膜上に設けた薄
膜抵抗及び前記薄膜抵抗に接続して設けたパッドとを備
えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234205A JPH0575024A (ja) | 1991-09-13 | 1991-09-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234205A JPH0575024A (ja) | 1991-09-13 | 1991-09-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575024A true JPH0575024A (ja) | 1993-03-26 |
Family
ID=16967344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3234205A Pending JPH0575024A (ja) | 1991-09-13 | 1991-09-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575024A (ja) |
-
1991
- 1991-09-13 JP JP3234205A patent/JPH0575024A/ja active Pending
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