JPH02214151A - 半導体装置の入力保護回路 - Google Patents
半導体装置の入力保護回路Info
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- JPH02214151A JPH02214151A JP3369989A JP3369989A JPH02214151A JP H02214151 A JPH02214151 A JP H02214151A JP 3369989 A JP3369989 A JP 3369989A JP 3369989 A JP3369989 A JP 3369989A JP H02214151 A JPH02214151 A JP H02214151A
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の入力保護回路に関する。
（従来の技術）
従来、ＩＣ，ＬＳＩ等の半導体装置においては、静電気
などにより負荷される過大入力から内部回路を保護する
ため、入力保護回路が用いられており、かかる入力保護
回路は装置の信頼性を保証するための重要なデバイスで
あり、種々の提案がなされている。
などにより負荷される過大入力から内部回路を保護する
ため、入力保護回路が用いられており、かかる入力保護
回路は装置の信頼性を保証するための重要なデバイスで
あり、種々の提案がなされている。
従来かかる入力保護回路としては、特開昭４８−１５４
８３号、特開昭５２−６３０７５号等で開示されている
ように、入力パッドに接続した大面積のダイオードで過
大入力を受けるようにした入力保護方式が多く用いられ
ていた。しかしＣＭＯＳデバイスが主流になるに従い、
最近では、「重要性を増す静電破壊への対策Ｊ （Ｄａ
ｖｅ Ｈｕｇｈｅｓ、日経マイクロデバイス １９８６
年１１月、第１３１頁）、ｒＭＯｓデバイス静電破壊評
価方法」 （福田保裕他、儒学誌 Ｒ８３−３３）など
の論文に紹介されているように、ポリシリコン層で形成
した入力保護抵抗と保護ダイオードを用いることが一般
的になってきている。
８３号、特開昭５２−６３０７５号等で開示されている
ように、入力パッドに接続した大面積のダイオードで過
大入力を受けるようにした入力保護方式が多く用いられ
ていた。しかしＣＭＯＳデバイスが主流になるに従い、
最近では、「重要性を増す静電破壊への対策Ｊ （Ｄａ
ｖｅ Ｈｕｇｈｅｓ、日経マイクロデバイス １９８６
年１１月、第１３１頁）、ｒＭＯｓデバイス静電破壊評
価方法」 （福田保裕他、儒学誌 Ｒ８３−３３）など
の論文に紹介されているように、ポリシリコン層で形成
した入力保護抵抗と保護ダイオードを用いることが一般
的になってきている。
このようなポリシリコン抵抗と保護ダイオードを用いた
入力保護回路の具体例としては、特開昭５３−７６６７
９号には、第３図式に示すように、入力パッド１０１に
ポリシリコン抵抗からなる薄膜抵抗１０２の一端を接続
し、該薄膜抵抗１０２の他端にＰ型及びＮ型クランプ用
ダイオード１０３．１０４を接続し、薄膜抵抗１０２に
より極めて抑制された電流を流れるようにすることによ
って内部回路を保護するようにしたものが開示されてい
る。また特開昭５８−７３１６０号、及び特開昭５８−
１２３７６３号には、第３図田）に示すように、拡散抵
抗２０１と、該抵抗２０１の入力側と■。。端子の間に
接続したダイオード２０２と、抵抗２０１の出力側とＶ
Ｄ、端子及びＶＳＳ端子間に接続したダイオード２０３
゜２０４とで構成した保護回路の入力側に、更に入力レ
ベルを減衰させるためポリシリコン抵抗からなる高抵抗
層２０５を設けて構成した入力保護回路が開示されてい
る。
入力保護回路の具体例としては、特開昭５３−７６６７
９号には、第３図式に示すように、入力パッド１０１に
ポリシリコン抵抗からなる薄膜抵抗１０２の一端を接続
し、該薄膜抵抗１０２の他端にＰ型及びＮ型クランプ用
ダイオード１０３．１０４を接続し、薄膜抵抗１０２に
より極めて抑制された電流を流れるようにすることによ
って内部回路を保護するようにしたものが開示されてい
る。また特開昭５８−７３１６０号、及び特開昭５８−
１２３７６３号には、第３図田）に示すように、拡散抵
抗２０１と、該抵抗２０１の入力側と■。。端子の間に
接続したダイオード２０２と、抵抗２０１の出力側とＶ
Ｄ、端子及びＶＳＳ端子間に接続したダイオード２０３
゜２０４とで構成した保護回路の入力側に、更に入力レ
ベルを減衰させるためポリシリコン抵抗からなる高抵抗
層２０５を設けて構成した入力保護回路が開示されてい
る。
ところで、上記第３図式に示した入力保護回路は、ポリ
シリコン等の薄膜抵抗１０２とクランプ用ダイオード１
０３．１０４を用いて内部回路を保護しようとするもの
であり、一般にこの形式の入力保護回路を使用している
場合が多いが、このような構成の入力保護回路では、内
部回路がバイポーラ。
シリコン等の薄膜抵抗１０２とクランプ用ダイオード１
０３．１０４を用いて内部回路を保護しようとするもの
であり、一般にこの形式の入力保護回路を使用している
場合が多いが、このような構成の入力保護回路では、内
部回路がバイポーラ。
微細化ＣＭＯ３，Ｂ ｉ −ＣＭＯ３のような最先端の
微細化デバイスの場合には、十分に機能しないことが判
明した。
微細化デバイスの場合には、十分に機能しないことが判
明した。
すなわち、ＥＩＡＪ規格で規定されている試験方法によ
れば、入力パッドに２００〜３００ｖ程度の電圧が２０
０ｐＦの等価容量で印加した場合に、内部回路側にはＩ
ＯＶ以下の電圧がかかるように降圧しなければならない
、このため、クランプ用のダイオードには電圧はかから
ないが、数μＪという全ての静電エネルギーを薄膜抵抗
１０２が吸収しなくてはならないので、薄膜抵抗１０２
が大きくなったり、薄膜抵抗自身が破壊したりして保護
機能を発揮できな（なるという問題点がある。
れば、入力パッドに２００〜３００ｖ程度の電圧が２０
０ｐＦの等価容量で印加した場合に、内部回路側にはＩ
ＯＶ以下の電圧がかかるように降圧しなければならない
、このため、クランプ用のダイオードには電圧はかから
ないが、数μＪという全ての静電エネルギーを薄膜抵抗
１０２が吸収しなくてはならないので、薄膜抵抗１０２
が大きくなったり、薄膜抵抗自身が破壊したりして保護
機能を発揮できな（なるという問題点がある。
一方、第３図ＣＢ＋に示した入力保護回路では、１段目
のポリシリコン抵抗２０５の抵抗値は１０〜５０にΩと
大きく、したがってとても高速用デバイスには使用でき
ないという問題点がある。このように従来の入力保護回
路では、高速で微細なＩＣなどからなる内部回路の入力
保護回路に必要な高い信韻性と高速応答性には対応でき
なくなってきている。
のポリシリコン抵抗２０５の抵抗値は１０〜５０にΩと
大きく、したがってとても高速用デバイスには使用でき
ないという問題点がある。このように従来の入力保護回
路では、高速で微細なＩＣなどからなる内部回路の入力
保護回路に必要な高い信韻性と高速応答性には対応でき
なくなってきている。
本発明は、従来の半導体装置の入力保護回路における上
記問題点を解決するためなされたもので、高信幀性、高
静電耐性、並びに高速応答性を合わせ備えた半導体装置
の入力保護回路を提供することを目的とする。
記問題点を解決するためなされたもので、高信幀性、高
静電耐性、並びに高速応答性を合わせ備えた半導体装置
の入力保護回路を提供することを目的とする。
〔課題を解決するための手段及び作用〕入力保護回路の
高い信頗性、高い静電耐性並びに高速応答性を実現する
ために、本件発明者は入力保護回路を構成する薄膜抵抗
とダイオードの電気的、熱的過渡応答特性を線形理論の
熱伝導方程式を解くことによって解析した。解析の対象
とした入力保護回路は、第１図に示すように、入力バッ
ドｌにポリシリコン等からなる薄膜抵抗２を接続し、該
薄膜抵抗２の出力側に、電源の高電位側との間に寄生直
列抵抗３を有するＰ型クランプ用ダイオード４と、電源
の低電位側との間に寄生直列抵抗５を有するＮ型クラン
プ用ダイオード６とを接続し、更に前記薄膜抵抗２の出
力側に２段目の保護素子群７を接続して構成したもので
ある。
高い信頗性、高い静電耐性並びに高速応答性を実現する
ために、本件発明者は入力保護回路を構成する薄膜抵抗
とダイオードの電気的、熱的過渡応答特性を線形理論の
熱伝導方程式を解くことによって解析した。解析の対象
とした入力保護回路は、第１図に示すように、入力バッ
ドｌにポリシリコン等からなる薄膜抵抗２を接続し、該
薄膜抵抗２の出力側に、電源の高電位側との間に寄生直
列抵抗３を有するＰ型クランプ用ダイオード４と、電源
の低電位側との間に寄生直列抵抗５を有するＮ型クラン
プ用ダイオード６とを接続し、更に前記薄膜抵抗２の出
力側に２段目の保護素子群７を接続して構成したもので
ある。
上記解析によると、第１図に示すように構成した入力保
護回路においては、薄膜抵抗２の抵抗値をＲＰ％クラン
プ用ダイオード４．６の寄生直列抵抗３．５の抵抗値を
Ｒ８とすると、この抵抗値ＲＰとＲ８の比によって、入
力静電エネルギーを薄膜抵抗２とダイオード４又は６に
分割できることが判明した。
護回路においては、薄膜抵抗２の抵抗値をＲＰ％クラン
プ用ダイオード４．６の寄生直列抵抗３．５の抵抗値を
Ｒ８とすると、この抵抗値ＲＰとＲ８の比によって、入
力静電エネルギーを薄膜抵抗２とダイオード４又は６に
分割できることが判明した。
すなわち薄膜抵抗２に係る熱エネルギーＰｐ（ｔ）と、
ダイオード４又は６にかかる熱エネルギーＰ。
ダイオード４又は６にかかる熱エネルギーＰ。
（１）は、それぞれ次式（１）、 （２）で表される。
ＲＰ
Ｐ、、（ｔ）−Ｍｅ”（１−７）’ −６−”／τＲ８
・・・・・・（２）
ここで、Ｖ・は入力パッド１への印加電圧、■はＲｐ
／ （Ｒｓ ＋ ＲＰ ）で表される抵抗比、■。はダ
イオード印加電圧で順方向ならばエミッターベース電圧
である。τはＣＰ（ＲＰ ＋ Ｒｉ）で表される時定数
、ＣＰは人体等価容量である。
／ （Ｒｓ ＋ ＲＰ ）で表される抵抗比、■。はダ
イオード印加電圧で順方向ならばエミッターベース電圧
である。τはＣＰ（ＲＰ ＋ Ｒｉ）で表される時定数
、ＣＰは人体等価容量である。
また薄膜抵抗２の最大到達温度Ｔ、□は熱解析によって
得られ、次式（３）で表される。
得られ、次式（３）で表される。
Ｔ 、、、−Ｔ、６−Ｌｍ／Ｔｇ （１、−Ｌｊ″′ｒ
／Ｉ）・・・・・・（３）イ旦し、Ｌｍ −ｒｐ （ｊ
！ｎ（１／ｒ−＋＋１／τｐ）−ｊ！ｎ（１／τ〆）） ρ・Ｃ・■、・ｄ τ〆 １ に’Ａｐ 塾 τ τ〆 ここで、ρ、Ｃ，Ｖ、、Ａ、は、それぞれ薄膜抵抗２の
密度、比熱２体積１面積であり、ｋ、 ｄはｆｌ膜抵抗
２の下地酸化膜の熱伝導係数と厚さである。
／Ｉ）・・・・・・（３）イ旦し、Ｌｍ −ｒｐ （ｊ
！ｎ（１／ｒ−＋＋１／τｐ）−ｊ！ｎ（１／τ〆）） ρ・Ｃ・■、・ｄ τ〆 １ に’Ａｐ 塾 τ τ〆 ここで、ρ、Ｃ，Ｖ、、Ａ、は、それぞれ薄膜抵抗２の
密度、比熱２体積１面積であり、ｋ、 ｄはｆｌ膜抵抗
２の下地酸化膜の熱伝導係数と厚さである。
上記（３）式かられかるように、薄膜抵抗２の到達温度
は■の２乗に比例しているので、Ｒ２とＲ８の比を小さ
くすることによって、薄膜抵抗２にかかる熱エネルギー
を小さくすることができる。すなわち高速動作を目的と
してｆＩＩ！抵抗２のＲＰの値や抵抗面積を大きくした
くない場合には、Ｒ，とＲ８の比をできるだけ小さく、
例えば１０：１〜５：ｌ程度にして、薄膜抵抗２にかか
る熱エネルギーを低減し、その分クランプ用ダイオード
４又は６にかかる電圧を上げて、熱エネルギーをダイオ
ード４又は６に分散させ、その寄生抵抗３．５で吸収さ
せる。その後、２段目の保護素子群７により電圧を低減
して内部回路へ入力される。
は■の２乗に比例しているので、Ｒ２とＲ８の比を小さ
くすることによって、薄膜抵抗２にかかる熱エネルギー
を小さくすることができる。すなわち高速動作を目的と
してｆＩＩ！抵抗２のＲＰの値や抵抗面積を大きくした
くない場合には、Ｒ，とＲ８の比をできるだけ小さく、
例えば１０：１〜５：ｌ程度にして、薄膜抵抗２にかか
る熱エネルギーを低減し、その分クランプ用ダイオード
４又は６にかかる電圧を上げて、熱エネルギーをダイオ
ード４又は６に分散させ、その寄生抵抗３．５で吸収さ
せる。その後、２段目の保護素子群７により電圧を低減
して内部回路へ入力される。
このように、本発明は、薄膜抵抗と寄生抵抗を有するク
ランプ用ダイオードで形成した入力保護回路において、
薄膜抵抗の抵抗値Ｒ，とクランプ用ダイオードの寄生直
列抵抗の抵抗値Ｒ８の比を小さく設定することにより、
薄膜抵抗のエネルギー分担を低減させて高静電耐性が得
られると共に、Ｒ２を小ならしめることにより高速応答
性を実現し、且つ２段目の保護素子群により内部回路へ
の電圧は十分低減され、高い信頼性が得られる。
ランプ用ダイオードで形成した入力保護回路において、
薄膜抵抗の抵抗値Ｒ，とクランプ用ダイオードの寄生直
列抵抗の抵抗値Ｒ８の比を小さく設定することにより、
薄膜抵抗のエネルギー分担を低減させて高静電耐性が得
られると共に、Ｒ２を小ならしめることにより高速応答
性を実現し、且つ２段目の保護素子群により内部回路へ
の電圧は十分低減され、高い信頼性が得られる。
（実施例〕
以下実施例について説明する。第２図＾は、本発明に係
る半導体装置の入力保護回路の第１実施例を示す図であ
る。この実施例の第１段目の保護素子群の構成は、第１
図に示した基本構成における１段目の保護素子群の構成
と同一であり、第２段目の保護素子群は、Ｎ型拡散抵抗
１１と寄生のＮ型ダイオード１２とで形成し、Ｎ型ダイ
オード１２を電源の低電位側に接続して構成するもので
ある。
る半導体装置の入力保護回路の第１実施例を示す図であ
る。この実施例の第１段目の保護素子群の構成は、第１
図に示した基本構成における１段目の保護素子群の構成
と同一であり、第２段目の保護素子群は、Ｎ型拡散抵抗
１１と寄生のＮ型ダイオード１２とで形成し、Ｎ型ダイ
オード１２を電源の低電位側に接続して構成するもので
ある。
第１段目の保護素子群を構成する薄膜抵抗２は、バルク
のＳｉ以外であれば、何でも用いることができる。−船
釣にはＣＭＯＳデバイスのゲート材料と同一のポリシリ
コンやポリサイドが用いられ、またバイポーラトランジ
スタのＰ型又はＮ型のエミッタを形成するのに使用する
ポリシリコンを用いることもできる。Ｐ型クランプ用ダ
イオード４はＰ型拡散層とＮ型引き出し層で形成されて
いる。
のＳｉ以外であれば、何でも用いることができる。−船
釣にはＣＭＯＳデバイスのゲート材料と同一のポリシリ
コンやポリサイドが用いられ、またバイポーラトランジ
スタのＰ型又はＮ型のエミッタを形成するのに使用する
ポリシリコンを用いることもできる。Ｐ型クランプ用ダ
イオード４はＰ型拡散層とＮ型引き出し層で形成されて
いる。
そしてＰ型拡散層としては、Ｐ−ＭＯＳ）ランジスタの
ソース・ドレイン層、ＮＰＮ）ランジスタのヘース層、
ＰＮＰトランジスタのエミツタ層等が用いられ、またＮ
型引き出し層は、Ｎ°埋込層。
ソース・ドレイン層、ＮＰＮ）ランジスタのヘース層、
ＰＮＰトランジスタのエミツタ層等が用いられ、またＮ
型引き出し層は、Ｎ°埋込層。
Ｎ型ウェル層、Ｎ型エピタキシャル層等が用いられる。
一方Ｎ型クランプ用ダイオード６はＮ型拡散層とＰ型引
き出し層とで形成される。そしてＮ型拡散層としては、
Ｎ型の比較的高濃度層ならば何でも用いることができ、
例えばＮ−ＭＯＳ ）ランジスタのソース・ドレイン層
、ＮＰＮ）ランジスタのエミッタ層、ＰＮＰ）ランジス
タのベース層等が用いられる。Ｐ型引き出し層としては
、Ｐ型埋込層、Ｐ型ウェル層、Ｐ型基板等を用いること
ができる。
き出し層とで形成される。そしてＮ型拡散層としては、
Ｎ型の比較的高濃度層ならば何でも用いることができ、
例えばＮ−ＭＯＳ ）ランジスタのソース・ドレイン層
、ＮＰＮ）ランジスタのエミッタ層、ＰＮＰ）ランジス
タのベース層等が用いられる。Ｐ型引き出し層としては
、Ｐ型埋込層、Ｐ型ウェル層、Ｐ型基板等を用いること
ができる。
第２段目の保護素子群を構成するＮ型拡散抵抗１１と寄
生のＮ型ダイオード１２は、分布定数的に分布するよう
に形成されており、Ｎ型拡散抵抗１１を構成するＮ型拡
散層は、Ｎ型クランプ用ダイオード６を形成するＮ型拡
散層を用いて形成することもできるし、また別の拡散層
を用いて形成してもよい。
生のＮ型ダイオード１２は、分布定数的に分布するよう
に形成されており、Ｎ型拡散抵抗１１を構成するＮ型拡
散層は、Ｎ型クランプ用ダイオード６を形成するＮ型拡
散層を用いて形成することもできるし、また別の拡散層
を用いて形成してもよい。
第２画伯）は、本発明の第２実施例を示す図である。こ
の実施例における第１段目の保護素子群の構成は第１図
に示した基本構成と同じであり、第２段目の保護素子群
はＰ型拡散抵抗１３と該拡散抵抗１３に分布定数的に寄
生しているＰ型ダイオード１４とで構成され、そしてＰ
型ダイオード１４を電源の高電位側に接続している。こ
のＰ型拡散抵抗１３は、Ｐ−ＭＯＳ）ランジスタのソー
ス・ドレイン層、ＮＰＮトランジスタのベース層、ＰＮ
Ｐ）ランジスタのエミッタ層、あるいはＰウェル拡散層
などを用いて形成することができる。
の実施例における第１段目の保護素子群の構成は第１図
に示した基本構成と同じであり、第２段目の保護素子群
はＰ型拡散抵抗１３と該拡散抵抗１３に分布定数的に寄
生しているＰ型ダイオード１４とで構成され、そしてＰ
型ダイオード１４を電源の高電位側に接続している。こ
のＰ型拡散抵抗１３は、Ｐ−ＭＯＳ）ランジスタのソー
ス・ドレイン層、ＮＰＮトランジスタのベース層、ＰＮ
Ｐ）ランジスタのエミッタ層、あるいはＰウェル拡散層
などを用いて形成することができる。
第２図（０は、本発明の第３実施例を示す図である。こ
の実施例における第１段目の保護素子群の構成は、第１
及び第２実施例と同様に第１図に示した基本構成と同じ
であり、第２段目の保護素子群としては、Ｎ型拡散抵抗
１１と分布定数的に寄生するＮ型ダイオード１２、及び
Ｐ型拡散抵抗１３と分布定数的に寄生するＰ型ダイオー
ド１４とを直列に接続して構成したものを用いている。
の実施例における第１段目の保護素子群の構成は、第１
及び第２実施例と同様に第１図に示した基本構成と同じ
であり、第２段目の保護素子群としては、Ｎ型拡散抵抗
１１と分布定数的に寄生するＮ型ダイオード１２、及び
Ｐ型拡散抵抗１３と分布定数的に寄生するＰ型ダイオー
ド１４とを直列に接続して構成したものを用いている。
なおＰ型分布ダイオード１４は電源の高電位側に、Ｎ型
ダイオード１２は電源の低電位側にそれぞれ接続されて
いる。
ダイオード１２は電源の低電位側にそれぞれ接続されて
いる。
この実施例においては、内部回路へ印加される最高電圧
は、（高電源電圧＋Ｐ型ダイオード順電圧）と（低電源
電圧−Ｎ型ダイオード順電圧）の範囲にクランプされる
ため理想的な入力保護回路となる。但し入力遅延時間の
増大を抑えるため各抵抗の抵抗値及びダイオードに寄生
する容量を最小にすべきである。なおＮ型拡散抵抗１１
とＰ型拡散抵抗１３とは順序を変えて配置してもよい、
またＰ型クランプ用ダイオード４及びＰ型拡散抵抗１３
は、寄生サイリスタ動作を抑えるためＰ型基板引き上げ
層で囲むことが必要である。
は、（高電源電圧＋Ｐ型ダイオード順電圧）と（低電源
電圧−Ｎ型ダイオード順電圧）の範囲にクランプされる
ため理想的な入力保護回路となる。但し入力遅延時間の
増大を抑えるため各抵抗の抵抗値及びダイオードに寄生
する容量を最小にすべきである。なおＮ型拡散抵抗１１
とＰ型拡散抵抗１３とは順序を変えて配置してもよい、
またＰ型クランプ用ダイオード４及びＰ型拡散抵抗１３
は、寄生サイリスタ動作を抑えるためＰ型基板引き上げ
層で囲むことが必要である。
次に、上記のように構成する入力保護回路の具体的な設
計パラメータについて説明する。まず第１段目の保護素
子群を構成する薄膜抵抗２としては３０〜１００Ω／口
の面積抵抗をもつＰ型又はＮ型のポリシリコン抵抗を用
い、抵抗幅を１５〜３０μｍ、膜厚を０．３５〜０．５
．１７ ｍとし、抵抗値Ｒ，が３００Ω〜ＩＫΩの範囲
に設定する。Ｐ型及びＮ型クランプ用ダイオード４，６
の面積は１００〜４００μｍ！とし、寄生直列抵抗３．
５を２０〜５０Ωの範囲にする。
計パラメータについて説明する。まず第１段目の保護素
子群を構成する薄膜抵抗２としては３０〜１００Ω／口
の面積抵抗をもつＰ型又はＮ型のポリシリコン抵抗を用
い、抵抗幅を１５〜３０μｍ、膜厚を０．３５〜０．５
．１７ ｍとし、抵抗値Ｒ，が３００Ω〜ＩＫΩの範囲
に設定する。Ｐ型及びＮ型クランプ用ダイオード４，６
の面積は１００〜４００μｍ！とし、寄生直列抵抗３．
５を２０〜５０Ωの範囲にする。
また第２段目の保護素子群を構成するＰ型拡散抵抗１３
の抵抗値は１００〜３００Ω、Ｎ型拡散抵抗１１の抵抗
値も同じり１００〜３００Ωの範囲に設定する。
の抵抗値は１００〜３００Ω、Ｎ型拡散抵抗１１の抵抗
値も同じり１００〜３００Ωの範囲に設定する。
このように設定することにより、入力遅延時間を０．５
ｎｓ以下に抑えた高速応答性を保ったまま、ＥｊＪＡ法
による人体等価容量２００９Ｆ 、直列抵抗ＯΩの条件
による２００ｖ以上の静電耐圧をもつ入力保護回路を実
現することができる。
ｎｓ以下に抑えた高速応答性を保ったまま、ＥｊＪＡ法
による人体等価容量２００９Ｆ 、直列抵抗ＯΩの条件
による２００ｖ以上の静電耐圧をもつ入力保護回路を実
現することができる。
以上実施例に基づいて説明したように、本発明によれば
、薄膜抵抗によるエネルギー分担を低減し２段目の保護
素子群を設けることにより、高信転性、高静電耐性並び
に高速応答性を備えた入力保護回路を提供することがで
きる。
、薄膜抵抗によるエネルギー分担を低減し２段目の保護
素子群を設けることにより、高信転性、高静電耐性並び
に高速応答性を備えた入力保護回路を提供することがで
きる。
第１図は、本発明に係る半導体装置の入力保護回路の基
本構成を示す図、第２図＾、 （８１，Ｃ）は、それぞ
れ本発明の実施例を示す図、第３図＾、田）は、従来の
入力保護回路を示す図である。 図において、１は入力パッド、２は薄膜抵抗、３．５は
寄生直列抵抗、４はＰ型クランプ用ダイオード、６はＮ
型クランプ用ダイオード、７は２段目保護素子群、１１
はＮ型拡散抵抗、１２は寄生Ｎ型ダイオード、１３はＰ
型拡散抵抗、１４は寄生Ｐ型ダイオードを示す。
本構成を示す図、第２図＾、 （８１，Ｃ）は、それぞ
れ本発明の実施例を示す図、第３図＾、田）は、従来の
入力保護回路を示す図である。 図において、１は入力パッド、２は薄膜抵抗、３．５は
寄生直列抵抗、４はＰ型クランプ用ダイオード、６はＮ
型クランプ用ダイオード、７は２段目保護素子群、１１
はＮ型拡散抵抗、１２は寄生Ｎ型ダイオード、１３はＰ
型拡散抵抗、１４は寄生Ｐ型ダイオードを示す。
Claims (1)
- 【特許請求の範囲】 １、入力パッドに直接接続した薄膜抵抗と、該薄膜抵抗
の終端と電源の高電位側との間に設けた寄生直列抵抗を
有するＰ型クランプ用ダイオードと、前記薄膜抵抗の終
端と電源の低電位側との間に設けた寄生直列抵抗を有す
るＮ型クランプ用ダイオードとからなる第１段目の保護
素子群と、抵抗とダイオードからなり前記第１段目の保
護素子群と内部回路の間に設けられた第２段目の保護素
子群とで構成したことを特徴とする半導体装置の入力保
護回路。 ２、前記薄膜抵抗の抵抗値と前記クランプ用ダイオード
の寄生直列抵抗の抵抗値の比を小さく設定したことを特
徴とする請求項１記載の半導体装置の入力保護回路。 ３、前記第２段目の保護素子群は、Ｐ型拡散抵抗と該拡
散抵抗に寄生するＰ型ダイオードとで構成されているこ
とを特徴とする請求項１又は２記載の半導体装置の入力
保護回路。 ４、前記第２段目の保護素子群は、Ｎ型拡散抵抗と該拡
散抵抗に寄生するＮ型ダイオードとで構成されているこ
とを特徴とする請求項１又は２記載の半導体装置の入力
保護回路。 ５、前記第２段目の保護素子群は、寄生Ｐ型ダイオード
を有するＰ型拡散抵抗と寄生Ｎ型ダイオードを有するＮ
型拡散抵抗との直列接続で構成されていることを特徴と
する請求項１又は２記載の半導体装置の入力保護回路。 ６、前記薄膜抵抗は、３０〜１００Ω／□の面積抵抗を
もち、幅が１５〜３０μｍ、膜厚が０．３５〜０．５μ
ｍで抵抗値が３００Ω〜１ＫΩのＰ型又はＮ型ポリシリ
コン抵抗で形成されており、Ｐ型及びＮ型クランプ用ダ
イオードは、面積が１００〜４００μｍ＾２で寄生抵抗
の抵抗値が２０〜５０Ωに設定されていることを特徴と
する請求項１〜５のいずれかに記載の半導体装置の入力
保護回路。 ７、前記Ｐ型拡散抵抗は、１００〜３００Ωの抵抗値を
もつものであることを特徴とする請求項３又は５記載の
半導体装置の入力保護回路。 ８、前記Ｎ型拡散抵抗は、１００〜３００Ωの抵抗値を
もつものであることを特徴とする請求項４又は５記載の
半導体装置の入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3369989A JPH02214151A (ja) | 1989-02-15 | 1989-02-15 | 半導体装置の入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3369989A JPH02214151A (ja) | 1989-02-15 | 1989-02-15 | 半導体装置の入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02214151A true JPH02214151A (ja) | 1990-08-27 |
Family
ID=12393664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3369989A Pending JPH02214151A (ja) | 1989-02-15 | 1989-02-15 | 半導体装置の入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02214151A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016170913A1 (ja) * | 2015-04-23 | 2016-10-27 | 日立オートモティブシステムズ株式会社 | オンチップノイズ保護回路を有する半導体チップ |
| JP2019034465A (ja) * | 2017-08-15 | 2019-03-07 | アオイ電子株式会社 | サーマルヘッド |
| EP3996137A1 (en) * | 2020-11-09 | 2022-05-11 | Hitachi, Ltd. | Semiconductor device |
-
1989
- 1989-02-15 JP JP3369989A patent/JPH02214151A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2016170913A1 (ja) * | 2015-04-23 | 2016-10-27 | 日立オートモティブシステムズ株式会社 | オンチップノイズ保護回路を有する半導体チップ |
| JP2016207846A (ja) * | 2015-04-23 | 2016-12-08 | 日立オートモティブシステムズ株式会社 | オンチップノイズ保護回路を有する半導体チップ |
| CN107431042A (zh) * | 2015-04-23 | 2017-12-01 | 日立汽车系统株式会社 | 具有片上噪声保护电路的半导体芯片 |
| US10615076B2 (en) | 2015-04-23 | 2020-04-07 | Hitachi Automotive Systems, Ltd. | Semiconductor chip having on-chip noise protection circuit |
| JP2019034465A (ja) * | 2017-08-15 | 2019-03-07 | アオイ電子株式会社 | サーマルヘッド |
| EP3996137A1 (en) * | 2020-11-09 | 2022-05-11 | Hitachi, Ltd. | Semiconductor device |
| US11837599B2 (en) | 2020-11-09 | 2023-12-05 | Hitachi, Ltd. | Semiconductor device |
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