JPH01109739A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH01109739A JPH01109739A JP26778487A JP26778487A JPH01109739A JP H01109739 A JPH01109739 A JP H01109739A JP 26778487 A JP26778487 A JP 26778487A JP 26778487 A JP26778487 A JP 26778487A JP H01109739 A JPH01109739 A JP H01109739A
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Links
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Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に同一チップ上に集
積された複数の回路間の電気絶縁特性の良い半導体集積
回路に関する。
積された複数の回路間の電気絶縁特性の良い半導体集積
回路に関する。
従来半導体集積回路において、複数回路間の電気的絶縁
特性を確保するためには、第４図に示すように、各回路
１１１〜１１３に接続される電源配線を分離してそれぞ
れ外部端子１０１〜１０３へ接続し、電源配線にあられ
れる信号が他の回路へ回り込まない様にしたり、第５図
に示すように、素子形成領域のＮ型半導体層２−１．２
−１間の絶縁分離領域に高濃度層４を設け、この高濃度
層４と接続した電源配線５を設け、インピーダンスの低
い領域を回路間に設けることにより、信号の回り込みを
防止するのが普通であった。
特性を確保するためには、第４図に示すように、各回路
１１１〜１１３に接続される電源配線を分離してそれぞ
れ外部端子１０１〜１０３へ接続し、電源配線にあられ
れる信号が他の回路へ回り込まない様にしたり、第５図
に示すように、素子形成領域のＮ型半導体層２−１．２
−１間の絶縁分離領域に高濃度層４を設け、この高濃度
層４と接続した電源配線５を設け、インピーダンスの低
い領域を回路間に設けることにより、信号の回り込みを
防止するのが普通であった。
後者の場合、寄生インピーダンスによる信号の回り込み
のうち、チップ表面近辺の寄生素子によるものは防止で
きるが、その他のものは防止できない。例えば、Ｎ型半
導体層２−１に現われた信号は寄生容量Ｃ５１＋寄生抵
抗Ｒｓ２．寄生容量Ｃ８２を通してＮ半導体層２−２に
伝わってしまう。
のうち、チップ表面近辺の寄生素子によるものは防止で
きるが、その他のものは防止できない。例えば、Ｎ型半
導体層２−１に現われた信号は寄生容量Ｃ５１＋寄生抵
抗Ｒｓ２．寄生容量Ｃ８２を通してＮ半導体層２−２に
伝わってしまう。
上述した従来の半導体集積回路は、電源配線を回路別に
分離することにより共通電源配線を通・しての回り込み
を防止し、絶縁分離領域部の半導体基板表面に一定電位
の低インピーダンス領域を設けてチップ表面近辺の寄生
素子による回り込みを防止するものであるが、なお半導
体基板内部の寄生インピーダンスを通しての回り込みを
完全に防止することはできないといっな欠点がある。
分離することにより共通電源配線を通・しての回り込み
を防止し、絶縁分離領域部の半導体基板表面に一定電位
の低インピーダンス領域を設けてチップ表面近辺の寄生
素子による回り込みを防止するものであるが、なお半導
体基板内部の寄生インピーダンスを通しての回り込みを
完全に防止することはできないといっな欠点がある。
本発明の半導体集積回路は、絶縁分離領域で区画された
素子形成領域を複数有する半導体基板に電子回路を集積
した半導体集積回路において、前記半導体基板の所定の
前記絶縁分離領域部で表面から裏面に貫通して選択的に
設けられた溝と、前記溝の側壁の少なくとも一部を覆っ
て設けられた導電体と、前記導電体に所定の電位を与え
る手段とを有するというものである。
素子形成領域を複数有する半導体基板に電子回路を集積
した半導体集積回路において、前記半導体基板の所定の
前記絶縁分離領域部で表面から裏面に貫通して選択的に
設けられた溝と、前記溝の側壁の少なくとも一部を覆っ
て設けられた導電体と、前記導電体に所定の電位を与え
る手段とを有するというものである。
次に、本発明の実施例について図面を参照して接明する
。
。
第１図は本発明の第１の実施例の主要部を示す半導体チ
ップの断面図、第２図は同じく半導体チップの平面模式
図である。
ップの断面図、第２図は同じく半導体チップの平面模式
図である。
この実施例は、絶縁分離領域で区画された素子形成領域
を複数有するシリコンからなる半導体基板に電子回路を
集積した半導体集積回路において、前述の半導体基板の
所定の前述の絶縁分離領域９部で表面から裏面に貫通し
て選択的に設けられた溝７と、溝７の側壁を覆って設け
られた導電体８と、導電体８に所定の電位を与える手段
（裏面電極３）とを有するというものである。
を複数有するシリコンからなる半導体基板に電子回路を
集積した半導体集積回路において、前述の半導体基板の
所定の前述の絶縁分離領域９部で表面から裏面に貫通し
て選択的に設けられた溝７と、溝７の側壁を覆って設け
られた導電体８と、導電体８に所定の電位を与える手段
（裏面電極３）とを有するというものである。
素子形成領域であるＮ型半導体層２−１には、演算増幅
器からなる前段の小信号動作の回路１１１の出力ＮＰＮ
トランジスタが設けられ、同じく他の素子形成領域であ
るＮ型半導体層２−２には、後段の大電力動作の回路丁
１２の入力抵抗（６）及び入力ＮＰＮ）ランジスタが形
成され、回路１１１と１１２間の配線は、酸化シリコン
膜１０上に、導電体を迂回して設けられた電極配線１２
１．１２２からなっている。
器からなる前段の小信号動作の回路１１１の出力ＮＰＮ
トランジスタが設けられ、同じく他の素子形成領域であ
るＮ型半導体層２−２には、後段の大電力動作の回路丁
１２の入力抵抗（６）及び入力ＮＰＮ）ランジスタが形
成され、回路１１１と１１２間の配線は、酸化シリコン
膜１０上に、導電体を迂回して設けられた電極配線１２
１．１２２からなっている。
導電体としては集積回路で通常使用されるアルミニウム
などの金属や高融点金属シリサイドなどが好適である。
などの金属や高融点金属シリサイドなどが好適である。
Ｎ型半導体層２−１からの漏れ信号は導電体８により裏
面電極へ流入し、隣りのＮ型半導体へ伝わることはない
。
面電極へ流入し、隣りのＮ型半導体へ伝わることはない
。
第３図は本発明の第２の実施例の主要部を示す半導体チ
ップの断面図である。
ップの断面図である。
本実施例は半導体基板の裏面に迄達する溝７を全て導電
体８で埋めるのではなく溝の側壁にのみ導電体をつけて
いる。
体８で埋めるのではなく溝の側壁にのみ導電体をつけて
いる。
信号の回り込みの防止は第１の実施例と同じであるが溝
の側壁にのみ導電体が付けられていることにより半導体
基板（１）と導電体との熱膨張率の違いによる応力歪の
発性を小さく抑えることができる利点がある。
の側壁にのみ導電体が付けられていることにより半導体
基板（１）と導電体との熱膨張率の違いによる応力歪の
発性を小さく抑えることができる利点がある。
以上説明したように本発明は、チップ上面より裏面電極
に迄達する溝を作り、この溝に導電体を付着することに
より同一チップ内の回路相互間の漏れ信号を防止するこ
とができるので半導体集積回路の安定動作の確保（発信
防止）や信号対雑音比の改善効果がある。
に迄達する溝を作り、この溝に導電体を付着することに
より同一チップ内の回路相互間の漏れ信号を防止するこ
とができるので半導体集積回路の安定動作の確保（発信
防止）や信号対雑音比の改善効果がある。
又説明はＰ型半導体基板を使用したバイポーラ集積回路
を例にとったがＭＯ３集積回路を含む全ての半導体集積
回路に適用可能であることは明白である。
を例にとったがＭＯ３集積回路を含む全ての半導体集積
回路に適用可能であることは明白である。
第１図は本発明の第１の実施例の主要部を示す半導体チ
ップの断面図、第２図は第１の実施例の半導体チップの
平面模式図、第３図は本発明の第２の実施例の主要部を
示す半導体チップの断面図、第４図は従来例の半導体チ
ップの平面模式図、第５図は従来例の主要部を示す半導
体チップの断面図である。 １・・・Ｐ型半導体基板、２−１．２−２・・・Ｎ型半
導体層、３・・・裏面電極、４・・・Ｐ型の高濃度層、
５・・・電源配線、６・・・拡散抵抗、７・・・溝、８
・・・導電体、９・・・絶縁分離領域、１０・・・酸化
シリコン膜、１０１〜１０６・・・外部端子（ボンディ
ングバッド）、１１１〜１１３−・・回路、Ｒｓｔ〜Ｒ
ｓ３−・・寄生抵抗、Ｃ５Ｉ、Ｃ５２・・・寄生容量。
ップの断面図、第２図は第１の実施例の半導体チップの
平面模式図、第３図は本発明の第２の実施例の主要部を
示す半導体チップの断面図、第４図は従来例の半導体チ
ップの平面模式図、第５図は従来例の主要部を示す半導
体チップの断面図である。 １・・・Ｐ型半導体基板、２−１．２−２・・・Ｎ型半
導体層、３・・・裏面電極、４・・・Ｐ型の高濃度層、
５・・・電源配線、６・・・拡散抵抗、７・・・溝、８
・・・導電体、９・・・絶縁分離領域、１０・・・酸化
シリコン膜、１０１〜１０６・・・外部端子（ボンディ
ングバッド）、１１１〜１１３−・・回路、Ｒｓｔ〜Ｒ
ｓ３−・・寄生抵抗、Ｃ５Ｉ、Ｃ５２・・・寄生容量。
Claims (1)
- 絶縁分離領域で区画された素子形成領域を複数有する
半導体基板に電子回路を集積した半導体集積回路におい
て、前記半導体基板の所定の前記絶縁分離領域部で表面
から裏面に貫通して選択的に設けられた溝と、前記溝の
側壁の少なくとも一部を覆って設けられた導電体と、前
記導電体に所定の電位を与える手段とを有することを特
徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26778487A JPH01109739A (ja) | 1987-10-22 | 1987-10-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26778487A JPH01109739A (ja) | 1987-10-22 | 1987-10-22 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01109739A true JPH01109739A (ja) | 1989-04-26 |
Family
ID=17449538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26778487A Pending JPH01109739A (ja) | 1987-10-22 | 1987-10-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01109739A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1883107A2 (en) * | 2006-07-07 | 2008-01-30 | Interuniversitair Microelektronica Centrum | Method for forming packaged microelectronic devices and devices thus obtained |
-
1987
- 1987-10-22 JP JP26778487A patent/JPH01109739A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1883107A2 (en) * | 2006-07-07 | 2008-01-30 | Interuniversitair Microelektronica Centrum | Method for forming packaged microelectronic devices and devices thus obtained |
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