JPS6134967A - Ｖｌｓｉ集積回路装置用の入力保護構成体 - Google Patents
Ｖｌｓｉ集積回路装置用の入力保護構成体Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、一般に、集積回路装置の分野に係り、特に、
集積回路装置の入力回路素子を過剰な電圧レベルから保
護する構成に係る。ここに開示する保護構成体は、いか
なる集積回路装置にも有用であるが、非常に大規模な集
積回路チップ（ＶＬＳＩ）及び超大規模な集積回路チッ
プ（ＵＬＳＩ）のための製造技術を用いて製造された装
置であって、特に、集積回路パッケージの処理中に端子
ピンに生じる静電気の放電によって現われる高い入力電
圧に耐えられないような入力回路素子を有しているチッ
プに特に有用である。
集積回路装置の入力回路素子を過剰な電圧レベルから保
護する構成に係る。ここに開示する保護構成体は、いか
なる集積回路装置にも有用であるが、非常に大規模な集
積回路チップ（ＶＬＳＩ）及び超大規模な集積回路チッ
プ（ＵＬＳＩ）のための製造技術を用いて製造された装
置であって、特に、集積回路パッケージの処理中に端子
ピンに生じる静電気の放電によって現われる高い入力電
圧に耐えられないような入力回路素子を有しているチッ
プに特に有用である。
従来の技術
過去２０年来にわたり、集積回路装置の設計は、より多
くの機罷をより速く実行できる小型の装置を製造すると
いう主たる目的に鑑み、より多くの回路素子、例えば、
トランジスタや、キャパシタや、そして僅かではあるが
、抵抗器を単一のチップに９組み入れようとする努力に
よって、小規模、中規模及び大規模集積から、現在の非
常に大規模な集積へと進歩して来た。その結果、回路素
子、特に、トランジスタは、これらが占めるチップ表面
積の程度がより小さくなっただけでなく、非常に薄くな
って来た６ 特に、所望通りの高いスイッチング速度を有するトラン
ジスタを設けるために、トランジスタの設計では、２つ
のことが行なわれている。先ず第１に、トランジスタは
、一般に、ＭＯＳＦＥＴ（金属−酸化物一半導体の電界
効果トランジスタ）であるか、又は、より一般的には、
ＩＧＦＥＴ（絶縁ゲートの電界効果トランジスタであっ
て、ゲート電極が金属か又は他の適当な材料のもの）で
あるから、チャンネルの長さを減少することによって電
荷キャリアの移動時間を短縮するためにソース領域とド
レイン領域を互いに接近して配置している。
くの機罷をより速く実行できる小型の装置を製造すると
いう主たる目的に鑑み、より多くの回路素子、例えば、
トランジスタや、キャパシタや、そして僅かではあるが
、抵抗器を単一のチップに９組み入れようとする努力に
よって、小規模、中規模及び大規模集積から、現在の非
常に大規模な集積へと進歩して来た。その結果、回路素
子、特に、トランジスタは、これらが占めるチップ表面
積の程度がより小さくなっただけでなく、非常に薄くな
って来た６ 特に、所望通りの高いスイッチング速度を有するトラン
ジスタを設けるために、トランジスタの設計では、２つ
のことが行なわれている。先ず第１に、トランジスタは
、一般に、ＭＯＳＦＥＴ（金属−酸化物一半導体の電界
効果トランジスタ）であるか、又は、より一般的には、
ＩＧＦＥＴ（絶縁ゲートの電界効果トランジスタであっ
て、ゲート電極が金属か又は他の適当な材料のもの）で
あるから、チャンネルの長さを減少することによって電
荷キャリアの移動時間を短縮するためにソース領域とド
レイン領域を互いに接近して配置している。
又、第２に、トランジスタのゲート電極と、ソース及び
ドレイン電極並びにこれらの間のチャンネルとの間の絶
縁層（例えば、二酸化シリコン、又は［酸化物」層）の
厚みを実質的に減少して、トランジスタの入力キャパシ
タンスを減少し、上流回路からの信号により早く応答で
きるようにしている。然し乍ら、この「ゲート酸化物」
層の厚みを減少すると、異常な高電圧に破壊せずに耐え
る能力も対応的に減少する。このような高い電圧は、入
力素子のゲート酸化物、例えば、入力端子から信号電圧
を受は取る回路の第１トランジスタのゲート酸化物にと
って特に有害である。このようなトランジスタは、処理
中に集積回路パッケージのピンに対して生じる静電気の
放電により非常に高い電圧を受け、この電圧は、５，０
ＯＯＶというレベルに達することがある。、現在のＶＬ
ＳＩ装置では、ゲート酸化物層の厚みが１ないし５００
人にまで減少されており、従って、このようなトランジ
スタでは、ゲート酸化物のブレークダウン電圧が対応的
に１０ないし５０Ｖ程度まで減少される。このように薄
いゲート酸化物を有する入力トランジスタに５，０ＯＯ
Ｖの静電気放電電圧が印加されると、トランジスタが破
壊されることになる。
ドレイン電極並びにこれらの間のチャンネルとの間の絶
縁層（例えば、二酸化シリコン、又は［酸化物」層）の
厚みを実質的に減少して、トランジスタの入力キャパシ
タンスを減少し、上流回路からの信号により早く応答で
きるようにしている。然し乍ら、この「ゲート酸化物」
層の厚みを減少すると、異常な高電圧に破壊せずに耐え
る能力も対応的に減少する。このような高い電圧は、入
力素子のゲート酸化物、例えば、入力端子から信号電圧
を受は取る回路の第１トランジスタのゲート酸化物にと
って特に有害である。このようなトランジスタは、処理
中に集積回路パッケージのピンに対して生じる静電気の
放電により非常に高い電圧を受け、この電圧は、５，０
ＯＯＶというレベルに達することがある。、現在のＶＬ
ＳＩ装置では、ゲート酸化物層の厚みが１ないし５００
人にまで減少されており、従って、このようなトランジ
スタでは、ゲート酸化物のブレークダウン電圧が対応的
に１０ないし５０Ｖ程度まで減少される。このように薄
いゲート酸化物を有する入力トランジスタに５，０ＯＯ
Ｖの静電気放電電圧が印加されると、トランジスタが破
壊されることになる。
発明が解決しようとする問題点
非常に高い入力電圧から入力トランジスタを保護するた
めに多数の入力保護構成体が提案されている。例えば、
入力端子もしくはボンディングパッド（即ち、回路のパ
ッケージピンに接続するワイヤをボンディングするため
にチップ面に設けられた一般的に金属の端子）と、入力
トランジスタとの間に抵抗を直列に接続して、入力トラ
ンジスタのゲート端子に印加される電圧を減衰する構成
がある。この構成でも、入力トランジスタのゲート端子
の電圧は減少されるが、抵抗の追加によって、ボンディ
ングパッドとチップ上の処理回路との間の経路のキャパ
シタンスも増加し、チップの回路応答性が悪くなる。更
に、抵抗によってボンディングパッドからの電流の流れ
が妨げられるので、ボンディングパッド自体と、基体か
らパッドを絶縁している酸化物層も、ストレスを受ける
。
めに多数の入力保護構成体が提案されている。例えば、
入力端子もしくはボンディングパッド（即ち、回路のパ
ッケージピンに接続するワイヤをボンディングするため
にチップ面に設けられた一般的に金属の端子）と、入力
トランジスタとの間に抵抗を直列に接続して、入力トラ
ンジスタのゲート端子に印加される電圧を減衰する構成
がある。この構成でも、入力トランジスタのゲート端子
の電圧は減少されるが、抵抗の追加によって、ボンディ
ングパッドとチップ上の処理回路との間の経路のキャパ
シタンスも増加し、チップの回路応答性が悪くなる。更
に、抵抗によってボンディングパッドからの電流の流れ
が妨げられるので、ボンディングパッド自体と、基体か
らパッドを絶縁している酸化物層も、ストレスを受ける
。
ボンディングパッドの下の酸化物層、即ち、フィールド
酸化物層は、ゲート酸化物層より相当に厚い（典型的に
、ゲート酸化物の厚みの１０倍程度）ので、静電気の放
電による電流を充分な速さで消散できない場合には、放
電電圧によってこのフィールド酸化物も破壊され、パッ
ドからの金属が基体へと貫通して、チップをだめにして
しまう。
酸化物層は、ゲート酸化物層より相当に厚い（典型的に
、ゲート酸化物の厚みの１０倍程度）ので、静電気の放
電による電流を充分な速さで消散できない場合には、放
電電圧によってこのフィールド酸化物も破壊され、パッ
ドからの金属が基体へと貫通して、チップをだめにして
しまう。
入力保護構成の抵抗に加えて、電力バス、例えば、チッ
プ上のｖＳＳ及びＶＤＤ電カシカラインボンディングパ
ッドを入力トランジスタに接続するラインとの間にダイ
オードがしばしば接続される。
プ上のｖＳＳ及びＶＤＤ電カシカラインボンディングパ
ッドを入力トランジスタに接続するラインとの間にダイ
オードがしばしば接続される。
これらのダイオードは、過剰な入力電圧を適当な電力ラ
インに放電し、チップ上の入力回路素子に印加される電
圧レベルを制限するクランプ素子として働く。然し乍ら
、これらのダイオードは、集積回路の入力にキャパシタ
ンスも追加し、上記と同じ問題をもたらす。その上、こ
れらのダイオードは、ドープされた領域を経て基体へと
至るスパイク作用も受け、これによって機能不良を招く
ことがある。
インに放電し、チップ上の入力回路素子に印加される電
圧レベルを制限するクランプ素子として働く。然し乍ら
、これらのダイオードは、集積回路の入力にキャパシタ
ンスも追加し、上記と同じ問題をもたらす。その上、こ
れらのダイオードは、ドープされた領域を経て基体へと
至るスパイク作用も受け、これによって機能不良を招く
ことがある。
他の構成では、スレッシュホールド電圧即ちターン・オ
ン電圧を高くするために、ゲートが、薄いゲート酸化物
ではなくて厚いフィールド酸化物上に形成されるような
ＭＯＳＦＥＴ又は他の絶縁ゲート電界効果（ＩＧＦＥＴ
）入力保護トランジスタが使用されている。典型的に、
ゲートは、入力ラインもしくは電力バスに接続すること
ができる。然し乍ら、現在使用されている入力保護■Ｇ
ＦＥＴには、大きな問題がある。このようなトランジス
タは、ソース領域とドレイン領域との間のチャンネル領
域上に比較的厚いフィールド酸化物絶縁材を有している
が、この酸化物は、ソース及びトレイン領域上の若干薄
い層に向かってテーパ付けされて形成される。従って、
チャンネル領域上の厚い酸化物は、若干高い信号電圧レ
ベルに達するまでトランジスタがオンしないようにする
が、ソース及びドレイン領域とゲートとの間の薄い酸化
物は、トランジスタを破壊するような高い変化電圧が放
電される前に、静電気の放電による電圧増加によって破
壊されることがある。更に、ダイオードの場合と同様に
、これらのトランジスタも、ドープされたソース及びド
レイン領域を介してスパイクを受け、入力保護回路の故
障を招くことになる。
ン電圧を高くするために、ゲートが、薄いゲート酸化物
ではなくて厚いフィールド酸化物上に形成されるような
ＭＯＳＦＥＴ又は他の絶縁ゲート電界効果（ＩＧＦＥＴ
）入力保護トランジスタが使用されている。典型的に、
ゲートは、入力ラインもしくは電力バスに接続すること
ができる。然し乍ら、現在使用されている入力保護■Ｇ
ＦＥＴには、大きな問題がある。このようなトランジス
タは、ソース領域とドレイン領域との間のチャンネル領
域上に比較的厚いフィールド酸化物絶縁材を有している
が、この酸化物は、ソース及びトレイン領域上の若干薄
い層に向かってテーパ付けされて形成される。従って、
チャンネル領域上の厚い酸化物は、若干高い信号電圧レ
ベルに達するまでトランジスタがオンしないようにする
が、ソース及びドレイン領域とゲートとの間の薄い酸化
物は、トランジスタを破壊するような高い変化電圧が放
電される前に、静電気の放電による電圧増加によって破
壊されることがある。更に、ダイオードの場合と同様に
、これらのトランジスタも、ドープされたソース及びド
レイン領域を介してスパイクを受け、入力保護回路の故
障を招くことになる。
問題を解決するための手段
本発明は、集積回路装置のための新規な六方保護構成体
を提供する。フィールド酸化物領域において二酸化シリ
コンの絶縁表面層上に配置された金属のボンディングパ
ッドは、金属又はポリシリコンのような導電路に接続さ
れ、この導電路が集積回路チップの入力トランジスタに
通じるようにされる。この導電路自体は、フィールド酸
化物絶縁層上に配置される。導電路の少なくとも一部分
の両側で、上記絶縁層の下には、基体とは逆の導電型の
ドープされた領域が基体中に配置され、この領域は、絶
縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）のソース
及びドレイン領域を形成する。これらのソース及びドレ
イン領域によって境界室めされた導電路の部分は、工Ｇ
ＦＥＴのゲート端子を形成する。次いで、ボンディング
パッドがソース又はドレイン領域の一方に接続され、他
方の領域が適当なＶＳＳ又はＶＤＤ電圧バスに接続され
、これは、トランジスタと電流をやり取りするシンク即
ちソースを構成する。ソース−ドレイン領域間の基体の
部分と上記導電路との間のフィールド酸化物層の厚みに
比例するスレッシュホールド電圧より高い電圧が上記導
電路に印加されると、ボンディングパッドから基準電圧
ラインへ電流を通流することのできるチャンネルがソー
スとドレインとの間に確立される。ゲート電極を形成す
る導電路の一部分、即ち、ソース及びドレイン領域とこ
れらの間にあってチャンネルを画成するチップ基体部分
との上にある導電路の一部分、の下のフィールド酸化物
層は、静電気の放電によって電圧が誘起された場合の酸
化物の破壊を防止するように実質的に均一の厚みを有し
ている。
を提供する。フィールド酸化物領域において二酸化シリ
コンの絶縁表面層上に配置された金属のボンディングパ
ッドは、金属又はポリシリコンのような導電路に接続さ
れ、この導電路が集積回路チップの入力トランジスタに
通じるようにされる。この導電路自体は、フィールド酸
化物絶縁層上に配置される。導電路の少なくとも一部分
の両側で、上記絶縁層の下には、基体とは逆の導電型の
ドープされた領域が基体中に配置され、この領域は、絶
縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）のソース
及びドレイン領域を形成する。これらのソース及びドレ
イン領域によって境界室めされた導電路の部分は、工Ｇ
ＦＥＴのゲート端子を形成する。次いで、ボンディング
パッドがソース又はドレイン領域の一方に接続され、他
方の領域が適当なＶＳＳ又はＶＤＤ電圧バスに接続され
、これは、トランジスタと電流をやり取りするシンク即
ちソースを構成する。ソース−ドレイン領域間の基体の
部分と上記導電路との間のフィールド酸化物層の厚みに
比例するスレッシュホールド電圧より高い電圧が上記導
電路に印加されると、ボンディングパッドから基準電圧
ラインへ電流を通流することのできるチャンネルがソー
スとドレインとの間に確立される。ゲート電極を形成す
る導電路の一部分、即ち、ソース及びドレイン領域とこ
れらの間にあってチャンネルを画成するチップ基体部分
との上にある導電路の一部分、の下のフィールド酸化物
層は、静電気の放電によって電圧が誘起された場合の酸
化物の破壊を防止するように実質的に均一の厚みを有し
ている。
新規な入力保護トランジスタのソース及びドレイン領域
は、一般ドープレベルの小さな領域で形成され、これら
の小さな領域は、これと同じ導電型であるがドープレベ
ルがより低い大きなウェルによってチップ基体から分離
される。より強くドープされた上記の小さな領域は、チ
ップ上の他の回路を形成する他のドープ領域と同じドー
プレベル及び同じ深さのものである。ドープレベルがあ
まり強くない上記の大きなウェルは、ソース及びドレイ
ンに接続された導体が基体へと貫通するのを防止する。
は、一般ドープレベルの小さな領域で形成され、これら
の小さな領域は、これと同じ導電型であるがドープレベ
ルがより低い大きなウェルによってチップ基体から分離
される。より強くドープされた上記の小さな領域は、チ
ップ上の他の回路を形成する他のドープ領域と同じドー
プレベル及び同じ深さのものである。ドープレベルがあ
まり強くない上記の大きなウェルは、ソース及びドレイ
ンに接続された導体が基体へと貫通するのを防止する。
本発明の更に別の特徴によれば、ソース及びドレイン領
域と同じ導電型のウェル即ちあまり強くドープされない
装置領域上にボンディングパッドが付着される。このウ
ェルは、パッドもしくはその下のフィールド酸化物層が
テスト又はボンディング中に損傷を受けた場合に生じる
パッドからの放電、或いは、静電気の放電によって誘起
される電圧から基体を保護する。更に、入力パッドの下
にウェルを追加することによって、第２のキャパシタン
ス、即ち、ウェルと基体との間のキャパシタンスがパッ
ドとウェルとの間のキャパシタンスに直列に追加される
。これにより、ウェルが存在しない場合に入力パッドに
現われる入力キャパシタンスが減少される。というのは
、ウェルがない場合には、本発明の新規な構成に含まれ
る２つのキャパシタンスのうちの小さい方よりも更に小
さい１つのキャパシタンスがパッドと基体との間に含ま
れるからである。この入力キャパシタンスの減少は、入
力信号に対する集積回路チップの回路応答速度を高める
ように助成する。更に、２つのキャパシタは、それらの
キャパシタンスに逆比例するようにボンディングパッド
と基体との間の電圧を分割するので、酸化物層にか＼る
電圧が減少され、破壊のおそれが減少される。入力パッ
ドの下のウェルは、ソース及びドレイン領域のウェルが
形成されるのと同時に、同じマスクを用いて、同じ深さ
に形成され、従って、製造工程も経費も付加されない。
域と同じ導電型のウェル即ちあまり強くドープされない
装置領域上にボンディングパッドが付着される。このウ
ェルは、パッドもしくはその下のフィールド酸化物層が
テスト又はボンディング中に損傷を受けた場合に生じる
パッドからの放電、或いは、静電気の放電によって誘起
される電圧から基体を保護する。更に、入力パッドの下
にウェルを追加することによって、第２のキャパシタン
ス、即ち、ウェルと基体との間のキャパシタンスがパッ
ドとウェルとの間のキャパシタンスに直列に追加される
。これにより、ウェルが存在しない場合に入力パッドに
現われる入力キャパシタンスが減少される。というのは
、ウェルがない場合には、本発明の新規な構成に含まれ
る２つのキャパシタンスのうちの小さい方よりも更に小
さい１つのキャパシタンスがパッドと基体との間に含ま
れるからである。この入力キャパシタンスの減少は、入
力信号に対する集積回路チップの回路応答速度を高める
ように助成する。更に、２つのキャパシタは、それらの
キャパシタンスに逆比例するようにボンディングパッド
と基体との間の電圧を分割するので、酸化物層にか＼る
電圧が減少され、破壊のおそれが減少される。入力パッ
ドの下のウェルは、ソース及びドレイン領域のウェルが
形成されるのと同時に、同じマスクを用いて、同じ深さ
に形成され、従って、製造工程も経費も付加されない。
本発明は、特許請求の範囲に特に指摘する。
本発明の上記及び他の特徴は、添付図面を参照した以下
の詳細な説明より理解されよう。
の詳細な説明より理解されよう。
実施例
第１図及び第２図を説明すれば、本発明は、基体１２に
形成された集積回路チップのための入力保護構成体１０
を提供する。１つの特定の実施例においては、基体がＰ
−型ドープで形成されるが、本発明は、Ｎ−型ドープで
形成された基体を有する集積回路でも実施できることが
当業者に明らかであろう。入力保護構成体１０は、金属
のボンディングパッド１４を備え、回路をチップパッケ
ージ又はキャリアのピンに接続するためにワイヤリード
がこのボンディングパッドに接続される。
形成された集積回路チップのための入力保護構成体１０
を提供する。１つの特定の実施例においては、基体がＰ
−型ドープで形成されるが、本発明は、Ｎ−型ドープで
形成された基体を有する集積回路でも実施できることが
当業者に明らかであろう。入力保護構成体１０は、金属
のボンディングパッド１４を備え、回路をチップパッケ
ージ又はキャリアのピンに接続するためにワイヤリード
がこのボンディングパッドに接続される。
更に、このボンディングパッドは、公知の方法でプロー
ブによって回路をテストできるようにする。
ブによって回路をテストできるようにする。
ボンディングパッド１４は、導電路１６に電気的に接続
され、この導電路は、パッド１４で受けた信号をチップ
上の処理回路（図示せず）に接続する。導電路１６は、
金属又はポリシリコンで形成され、絶縁フィールド酸化
物層１８（第２図参照）上に設けられる。このフィール
ド酸化物は、例えば、公知の方法で形成された二酸化シ
リコン（即ち、「酸化物」）の層である。又、パッド１
４は、フィールド酸化物層１８の上にも形成される。
され、この導電路は、パッド１４で受けた信号をチップ
上の処理回路（図示せず）に接続する。導電路１６は、
金属又はポリシリコンで形成され、絶縁フィールド酸化
物層１８（第２図参照）上に設けられる。このフィール
ド酸化物は、例えば、公知の方法で形成された二酸化シ
リコン（即ち、「酸化物」）の層である。又、パッド１
４は、フィールド酸化物層１８の上にも形成される。
フィールド酸化物は、Ｓ、Ｍ、Ｓｚｅのフィジックス・
オブ・セミコンダクタデバイス（Ｐｈｙｓｉｃ＋ｏｆ
Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ）、第２
巻、第４３３頁に掲載されたように（ジョンウイリ・ア
ンド・ソング（Ｊｏｈｎ １１ｉ１ｅｙ ＆ ５ｏｎｓ
）、１９８１年）、ゲート酸化物とは区別される。フィ
ールド酸化物は、ゲート酸化物よりも相当に厚く、処理
回路の種々の部品を互いに分離する。薄いゲート酸化物
は、ゲート端子を、基体並びに処理回路のソース及びド
レイン領域から絶縁する。フィールド酸化物及びゲート
酸化物は、製造工程の別々の段階で別々のマスクを用い
て形成される。導電路１６及びパッド１４の両方がフィ
ールド酸化物層の上に形成される。
オブ・セミコンダクタデバイス（Ｐｈｙｓｉｃ＋ｏｆ
Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ）、第２
巻、第４３３頁に掲載されたように（ジョンウイリ・ア
ンド・ソング（Ｊｏｈｎ １１ｉ１ｅｙ ＆ ５ｏｎｓ
）、１９８１年）、ゲート酸化物とは区別される。フィ
ールド酸化物は、ゲート酸化物よりも相当に厚く、処理
回路の種々の部品を互いに分離する。薄いゲート酸化物
は、ゲート端子を、基体並びに処理回路のソース及びド
レイン領域から絶縁する。フィールド酸化物及びゲート
酸化物は、製造工程の別々の段階で別々のマスクを用い
て形成される。導電路１６及びパッド１４の両方がフィ
ールド酸化物層の上に形成される。
本発明の１つの特徴によれば、入力保護構成体は、パッ
ド１４に印加される静電気放電の高電圧による電流を、
集積回路全体にわたって基準電圧を供給する経路２２に
放出するように働くトランジスタ２０を含む。経路２２
は、例えば、チップ上の処理回路を作動する電力を供給
する電力バスである。電力リードは、一般に、酸化物層
１８上に付着された金属路で構成される。トランジスタ
２０は、ソース領域２４とドレイン領域２６とを備え、
これらは、共に、Ｎ−型ドープによるものであり、導電
路１６がパッド１４に接続される付近で導電路１６の両
側の下に部分的に延び込んでいる。基準経路２２は、既
知のやり方でエンハンスされた（Ｎ＋）ドーピングの領
域２８を経てソース領域２４に接続され、上記領域２８
は、基準経路２２とソース領域との間に非整流オーミッ
ク接触を与える。同様に、ドレイン領域２６は、エンハ
ンスされたＮ−型ドーピングの領域３０を経て、金属タ
ブ１５に接続され、このタブはパッド１４から延びてい
てこれに接続される。このエンハンスされたドープ領域
３０も、タブ１５とオーミック接触を果たす。酸化物１
８に画成された接点２９及び３１は、経路２２と領域２
８との間及びタブ１５と領域３０との間を各々接続でき
るようにする。
ド１４に印加される静電気放電の高電圧による電流を、
集積回路全体にわたって基準電圧を供給する経路２２に
放出するように働くトランジスタ２０を含む。経路２２
は、例えば、チップ上の処理回路を作動する電力を供給
する電力バスである。電力リードは、一般に、酸化物層
１８上に付着された金属路で構成される。トランジスタ
２０は、ソース領域２４とドレイン領域２６とを備え、
これらは、共に、Ｎ−型ドープによるものであり、導電
路１６がパッド１４に接続される付近で導電路１６の両
側の下に部分的に延び込んでいる。基準経路２２は、既
知のやり方でエンハンスされた（Ｎ＋）ドーピングの領
域２８を経てソース領域２４に接続され、上記領域２８
は、基準経路２２とソース領域との間に非整流オーミッ
ク接触を与える。同様に、ドレイン領域２６は、エンハ
ンスされたＮ−型ドーピングの領域３０を経て、金属タ
ブ１５に接続され、このタブはパッド１４から延びてい
てこれに接続される。このエンハンスされたドープ領域
３０も、タブ１５とオーミック接触を果たす。酸化物１
８に画成された接点２９及び３１は、経路２２と領域２
８との間及びタブ１５と領域３０との間を各々接続でき
るようにする。
エンハンスドープの領域２８及び３０は、チップ上の処
理回路のソース及びドレイン領域と同じ深さ出あると共
に、これらと同じドーピングレベルであり、即ち、１立
方ａｍ当たり１０２０電荷キヤリヤという程度のドーピ
ングレベルである６又、これらの領域は、製造工程中に
、処理回路のソース及びドレイン領域と同時に形成する
ことができる。
理回路のソース及びドレイン領域と同じ深さ出あると共
に、これらと同じドーピングレベルであり、即ち、１立
方ａｍ当たり１０２０電荷キヤリヤという程度のドーピ
ングレベルである６又、これらの領域は、製造工程中に
、処理回路のソース及びドレイン領域と同時に形成する
ことができる。
領域２８及び３０のまわりにウェルを形成する領域２４
及び２６は、領域２８及び３０よりも相当に大きく、又
、ドーピングレベルが相当に低い。領域２４及び２６は
、成る特定の実施例においては、領域２８及び３０の約
１０倍の深さであり、ドーピングレベルが１立方ｃｍ当
たり１０１ｓ電荷キヤリア又はそれ以上である。領域２
４及び２６のドーピングレベルは、基体のレベル（１立
方Ｑｍ当たり１０１４電荷キヤリア）の約１０倍である
のが好ましいが、領域２８及び３０のドーピングレベル
と同程度であってもよい。然し乍ら、領域２４及び２６
のドーピングレベルと、領域２８及び３０のドーピング
レベルとの間に差を維持するのが好ましい。
及び２６は、領域２８及び３０よりも相当に大きく、又
、ドーピングレベルが相当に低い。領域２４及び２６は
、成る特定の実施例においては、領域２８及び３０の約
１０倍の深さであり、ドーピングレベルが１立方ｃｍ当
たり１０１ｓ電荷キヤリア又はそれ以上である。領域２
４及び２６のドーピングレベルは、基体のレベル（１立
方Ｑｍ当たり１０１４電荷キヤリア）の約１０倍である
のが好ましいが、領域２８及び３０のドーピングレベル
と同程度であってもよい。然し乍ら、領域２４及び２６
のドーピングレベルと、領域２８及び３０のドーピング
レベルとの間に差を維持するのが好ましい。
作動に際し、例えば、静電気の放電によってた場合には
、このパッドの電圧が導電路１６にも印加される。トラ
ンジスタ２０に対応する導電路１６の部分では、ソース
領域２４とドレイン領域２６との間の基体１２中にチャ
ンネル３２が確立される。このチャンネル３２により、
パッド１４からタブ１５を経てソース領域とトレイン領
域との間に電流が流され、パッドから電流を引出して基
準経路２２において消散さ１．せることかできる。
、このパッドの電圧が導電路１６にも印加される。トラ
ンジスタ２０に対応する導電路１６の部分では、ソース
領域２４とドレイン領域２６との間の基体１２中にチャ
ンネル３２が確立される。このチャンネル３２により、
パッド１４からタブ１５を経てソース領域とトレイン領
域との間に電流が流され、パッドから電流を引出して基
準経路２２において消散さ１．せることかできる。
絶縁ゲート電界効果トランジスタ、例えば、トランジス
タ２０のターン・オンスレッシュホールド電圧は、導電
路１６によって形成されたゲートと基体の表面との間の
キャパシタンスに反比例し、そしてこのキャパシタンス
は、ゲート端子と基体との間の酸化物１８の厚みに反比
例するので、トランジスタ２０のスレッシュホールド電
圧を下げて、処理回路を静電気の放電から保護するため
には、チャンネル３２の領域において基体の上面からゲ
ートを絶縁している酸化物の厚みも減少しなければなら
ない、然し乍ら、この酸化物１８は、トランジスタ２ｏ
のスレッシュホールド電圧を、通常の信号レベルでトラ
ンジスタがオン番こなる点まで下げる程薄くすることは
できない。もしこのようなことが生じると、トランジス
タは、所望の入力信号を処理回路から分路してしまう。
タ２０のターン・オンスレッシュホールド電圧は、導電
路１６によって形成されたゲートと基体の表面との間の
キャパシタンスに反比例し、そしてこのキャパシタンス
は、ゲート端子と基体との間の酸化物１８の厚みに反比
例するので、トランジスタ２０のスレッシュホールド電
圧を下げて、処理回路を静電気の放電から保護するため
には、チャンネル３２の領域において基体の上面からゲ
ートを絶縁している酸化物の厚みも減少しなければなら
ない、然し乍ら、この酸化物１８は、トランジスタ２ｏ
のスレッシュホールド電圧を、通常の信号レベルでトラ
ンジスタがオン番こなる点まで下げる程薄くすることは
できない。もしこのようなことが生じると、トランジス
タは、所望の入力信号を処理回路から分路してしまう。
フィールド酸化物は、典型的に、ゲート酸化物の厚みの
１０倍であるから、トランジスタ２０は、導電路１６の
電圧レベルがチップの処理回路の通常のターン・オンレ
ベルの１０倍になるまで、ターン・オンしない。
１０倍であるから、トランジスタ２０は、導電路１６の
電圧レベルがチップの処理回路の通常のターン・オンレ
ベルの１０倍になるまで、ターン・オンしない。
上記したように、公知の入力保護構成体は、チップのゲ
ート酸化物領域に形成されたトランジスタを含んでいる
。第３図は、このような公知のトランジスタの断面を示
している。このトランジスタは、端子４６及び４８に各
々接続されたソース領域４２及びドレイン領域４４を含
んでし）る。
ート酸化物領域に形成されたトランジスタを含んでいる
。第３図は、このような公知のトランジスタの断面を示
している。このトランジスタは、端子４６及び４８に各
々接続されたソース領域４２及びドレイン領域４４を含
んでし）る。
トランジスタ５４のゲートは、フィールド酸化物層５６
上に付着され、このフィールド酸化物層重よ、第３図に
示すように、ソース領域４２とドレイン領域４４との間
のチャンネル領域５６では厚みが厚くそしてソース及び
ドレイン領域の真上の領域では厚みが薄く構成されてい
る。ゲート５４をソース及びドレイン領域４２及び４４
から絶縁している酸化物の厚みは、チップ上の処理回路
に含まれたゲート酸化物と同程度に薄い。ソース及びド
レイン領域とゲートとを絶縁している酸化物の厚みはチ
ャンネル上の酸化物よりも相当に薄いので、ゲート端子
とソース及びドレイン領域との間の酸化物を破壊する電
圧も相当に低いものとなる。従って、例えば、静電気の
放電によって相当に高い電圧が生じた時には、ゲートと
ドレイン又はソースとの間のフィールド酸化物層が破壊
し、ソース及びドレイン領域のいずれか一方或いは両方
を介してゲートを短絡せしめることになる。
上に付着され、このフィールド酸化物層重よ、第３図に
示すように、ソース領域４２とドレイン領域４４との間
のチャンネル領域５６では厚みが厚くそしてソース及び
ドレイン領域の真上の領域では厚みが薄く構成されてい
る。ゲート５４をソース及びドレイン領域４２及び４４
から絶縁している酸化物の厚みは、チップ上の処理回路
に含まれたゲート酸化物と同程度に薄い。ソース及びド
レイン領域とゲートとを絶縁している酸化物の厚みはチ
ャンネル上の酸化物よりも相当に薄いので、ゲート端子
とソース及びドレイン領域との間の酸化物を破壊する電
圧も相当に低いものとなる。従って、例えば、静電気の
放電によって相当に高い電圧が生じた時には、ゲートと
ドレイン又はソースとの間のフィールド酸化物層が破壊
し、ソース及びドレイン領域のいずれか一方或いは両方
を介してゲートを短絡せしめることになる。
再び、第２図を説明すれば、本発明は、フィールド酸化
物層１８が導電路１６のゲート部分の下で且つソース２
４とドレイン２６との間に実質的に均一な厚みを有する
ようにすることによって、酸化物破壊の問題を軽減する
。フィールド酸化物層が均一の厚みであるから、チャン
ネル３２は、ソースとドレインとの間に、酸化物の破壊
電圧より低い電圧を確立し、それ故、酸化物破壊の問題
が解消される。
物層１８が導電路１６のゲート部分の下で且つソース２
４とドレイン２６との間に実質的に均一な厚みを有する
ようにすることによって、酸化物破壊の問題を軽減する
。フィールド酸化物層が均一の厚みであるから、チャン
ネル３２は、ソースとドレインとの間に、酸化物の破壊
電圧より低い電圧を確立し、それ故、酸化物破壊の問題
が解消される。
更に、第３図に示されたトランジスタのソース及びドレ
イン領域４２及び４４は、トランジスタ２０の領域２８
及び３０と接合深さ及びドーピングレベルが同じである
。従って、第３図のトランジスタは、高電圧の印加中に
、トランジスタ２０よりも、基体２０へのスパイク作用
を受は易い。
イン領域４２及び４４は、トランジスタ２０の領域２８
及び３０と接合深さ及びドーピングレベルが同じである
。従って、第３図のトランジスタは、高電圧の印加中に
、トランジスタ２０よりも、基体２０へのスパイク作用
を受は易い。
又、領域２４及び２６は領域４２及び４４よりも巾及び
深さが相当に大きいので、領域２４及び２６と基体１２
との間の接谷部は、領域４２及び４４と基体４０との間
の接合部よりも面積が非常に大きいことが明らかである
。成る場合には、静電気放電の電圧の極性にもよるが、
例えば、領域２６が基体１２とあいまってダイオードと
して働き、基体から領域２６へ電流を通流することがで
きる。これは、放電電圧が基体に対して負の場合に生じ
る。領域２６の接合面積は、第３図のトランジスタの対
応する接合面積よりも相当に太きいので、トランジスタ
２ｏは、静電気の放電中に流れることのある比較的大き
な電流も容易に受は入れる。更に、領域２６と基体１２
との間の接合部は比較的深くて滑らかで、然も、鋭い縁
がないので、接合部に高い電圧かが＼ると、電荷キャリ
アが接合部にわたって非常に均一となる。これに対して
、第３図に示されたような接合の浅いトランジスタでは
、この浅い接合部が鋭い縁を呈し、高い電圧が一つだ時
に接合部の成る部分に大きな電界が発生し、接合部の破
壊を招くことになる。
深さが相当に大きいので、領域２４及び２６と基体１２
との間の接谷部は、領域４２及び４４と基体４０との間
の接合部よりも面積が非常に大きいことが明らかである
。成る場合には、静電気放電の電圧の極性にもよるが、
例えば、領域２６が基体１２とあいまってダイオードと
して働き、基体から領域２６へ電流を通流することがで
きる。これは、放電電圧が基体に対して負の場合に生じ
る。領域２６の接合面積は、第３図のトランジスタの対
応する接合面積よりも相当に太きいので、トランジスタ
２ｏは、静電気の放電中に流れることのある比較的大き
な電流も容易に受は入れる。更に、領域２６と基体１２
との間の接合部は比較的深くて滑らかで、然も、鋭い縁
がないので、接合部に高い電圧かが＼ると、電荷キャリ
アが接合部にわたって非常に均一となる。これに対して
、第３図に示されたような接合の浅いトランジスタでは
、この浅い接合部が鋭い縁を呈し、高い電圧が一つだ時
に接合部の成る部分に大きな電界が発生し、接合部の破
壊を招くことになる。
入力保護構成体１ｏの別の特徴によれば、回路は、パッ
ド１４の下に領域６ｏとして示されたドープされたウェ
ルを含んでいる。この領域６゜は、静電気の放電により
電気的なストレスが生じた場合、或いは、リード線のボ
ンディング中もしくは既知の方法でプローブによってテ
ストを行なっている間に機械的なストレスが生じた後、
パッド１４が基体１２ヘスパイクするのを防止するバリ
ヤとして設けられている。更に、領域６ｏを設けたこと
により、入力パッド１４と基体１２との間に現われるキ
ャパシタンスが減少されることも明らかである。特に、
構成体１０の場合には、入力パッドと領域６０の上面と
の間に入力キャパシタンスが現われ、更に、領域６０と
基体１２との間のＰ−Ｎ接合部に第２のキャパシタンス
が現われる。これら２つのキャパシタンスは、入力パッ
ドと基体１２との間に直列に形成されるので、入力パッ
ドと基体との間の実効入力キャパシタンスは、領域６０
なしに回路を形成する場合よりも小さくなる。この場合
、基体１２上にパッド１４を配置することにより形成さ
れる入力キャパシタンス、単一のキャパシタンス、はこ
の新規な構成体１０で形成される２つのキャパシタンス
のいずれか一方の値とはゾ同じである。従って、パッド
１４の下に領域６０を設けることにより、入力パッドに
現われる入力キャパシタンスを減少できることが明らか
である。又、これらのキャパシタンスは、ボンディング
パッドと基体との間の電圧を分割するので、酸化物にか
２る電圧が低くなり、静電気の放電中に破壊が生じるお
それが減少されることも明らかである。
ド１４の下に領域６ｏとして示されたドープされたウェ
ルを含んでいる。この領域６゜は、静電気の放電により
電気的なストレスが生じた場合、或いは、リード線のボ
ンディング中もしくは既知の方法でプローブによってテ
ストを行なっている間に機械的なストレスが生じた後、
パッド１４が基体１２ヘスパイクするのを防止するバリ
ヤとして設けられている。更に、領域６ｏを設けたこと
により、入力パッド１４と基体１２との間に現われるキ
ャパシタンスが減少されることも明らかである。特に、
構成体１０の場合には、入力パッドと領域６０の上面と
の間に入力キャパシタンスが現われ、更に、領域６０と
基体１２との間のＰ−Ｎ接合部に第２のキャパシタンス
が現われる。これら２つのキャパシタンスは、入力パッ
ドと基体１２との間に直列に形成されるので、入力パッ
ドと基体との間の実効入力キャパシタンスは、領域６０
なしに回路を形成する場合よりも小さくなる。この場合
、基体１２上にパッド１４を配置することにより形成さ
れる入力キャパシタンス、単一のキャパシタンス、はこ
の新規な構成体１０で形成される２つのキャパシタンス
のいずれか一方の値とはゾ同じである。従って、パッド
１４の下に領域６０を設けることにより、入力パッドに
現われる入力キャパシタンスを減少できることが明らか
である。又、これらのキャパシタンスは、ボンディング
パッドと基体との間の電圧を分割するので、酸化物にか
２る電圧が低くなり、静電気の放電中に破壊が生じるお
それが減少されることも明らかである。
更に、ウェル６０及び領域２６は、正の高電圧がボンデ
ィングパッド１４に印加された場合に正の電流を放出す
るゲートを構成する経路１７を有する別のＩＧＦＥＴの
ドレイン及びソース領域を各々形成することも明らかで
あろう。又、負の高電圧がボンディングパッドに印加さ
れた場合には、この電圧がウェル６０に接続されるので
、Ｐ型基体１２からウェルに電流が流れて、この印加電
圧を軽減する。
ィングパッド１４に印加された場合に正の電流を放出す
るゲートを構成する経路１７を有する別のＩＧＦＥＴの
ドレイン及びソース領域を各々形成することも明らかで
あろう。又、負の高電圧がボンディングパッドに印加さ
れた場合には、この電圧がウェル６０に接続されるので
、Ｐ型基体１２からウェルに電流が流れて、この印加電
圧を軽減する。
領域６０は、トランジスタ２ｏの領域２４及び２６と同
時に形成することができる。同じマスクを使用できると
共に、同じドーピング濃度及びドーピング深さによって
、領域６０として満足なウェルを形成できる。チャンネ
ルの長さを２ミクロン程度にすることができる現在の２
ミクロンＶＬＳＩ技術では、領域２４．２６及び６ｏの
深さが、１つの特定の実施例において、領域２８．３０
．４２及び４４の深さの約１０倍、即ち、約３゜５ミク
ロンであり、これは、典型的に、高い電圧の印加時にパ
ッド１４から基体１２へ至るスパイクを防止するに充分
な深さである。これに加えて、酸化物１８は、チップの
製造工程において１つの段階で作られるフィールド酸化
物であるから、トランジスタ２０に対してこの酸化物を
形成するのに余計な段階は必要とされない。
時に形成することができる。同じマスクを使用できると
共に、同じドーピング濃度及びドーピング深さによって
、領域６０として満足なウェルを形成できる。チャンネ
ルの長さを２ミクロン程度にすることができる現在の２
ミクロンＶＬＳＩ技術では、領域２４．２６及び６ｏの
深さが、１つの特定の実施例において、領域２８．３０
．４２及び４４の深さの約１０倍、即ち、約３゜５ミク
ロンであり、これは、典型的に、高い電圧の印加時にパ
ッド１４から基体１２へ至るスパイクを防止するに充分
な深さである。これに加えて、酸化物１８は、チップの
製造工程において１つの段階で作られるフィールド酸化
物であるから、トランジスタ２０に対してこの酸化物を
形成するのに余計な段階は必要とされない。
以上、本発明の特定の実施例に限定して本発明の詳細な
説明した。然し乍ら、本発明は、ここ゛に開示した以外
の種々の基本構造を有する集積回路チップにおいて実施
しても、本発明の効果の幾つかもしくは全部を達成でき
ることが明らかであろう。それ故−１本発明の真の精神
及び範囲内に入る全ての変更及び修正は、特許請求の範
囲に網羅されるものとする。
説明した。然し乍ら、本発明は、ここ゛に開示した以外
の種々の基本構造を有する集積回路チップにおいて実施
しても、本発明の効果の幾つかもしくは全部を達成でき
ることが明らかであろう。それ故−１本発明の真の精神
及び範囲内に入る全ての変更及び修正は、特許請求の範
囲に網羅されるものとする。
第１図は、本発明による入力保護構成体の上面図、
第２図は、第１図の２−２線に沿ってみた本発明構成体
の断面図、そして 第３図は、公知の絶縁ゲート電界効果トランジスタの断
面図である。 １０・・・入力保護構成体 １２・・・基体１４・・
・ボンディングパッド １６・・・導電路 １８・・・絶縁フィールド酸化物層 ２０・・・トランジスタ ２２・・・基準経路２４・
・・ソース領域 ２６・・・ドレイン領域２８・・・エ
ンハンス（Ｎ十）ドープの領域２９．３１・・・接点 ３０・・・エンハンスＮ−型ドープの領域３２・・・チ
ャンネル 図面の浄書（内容に変Ｅなし） ＩＧ２ 手続補正書（方式） １、事件の表示 昭和６０年特許願第９５３２９号２
、発明の名称 ＶＬＳＩ集積回路装置用の入力保護構
成体３補正をする者 事件との関係 出願人 ４、代理人
の断面図、そして 第３図は、公知の絶縁ゲート電界効果トランジスタの断
面図である。 １０・・・入力保護構成体 １２・・・基体１４・・
・ボンディングパッド １６・・・導電路 １８・・・絶縁フィールド酸化物層 ２０・・・トランジスタ ２２・・・基準経路２４・
・・ソース領域 ２６・・・ドレイン領域２８・・・エ
ンハンス（Ｎ十）ドープの領域２９．３１・・・接点 ３０・・・エンハンスＮ−型ドープの領域３２・・・チ
ャンネル 図面の浄書（内容に変Ｅなし） ＩＧ２ 手続補正書（方式） １、事件の表示 昭和６０年特許願第９５３２９号２
、発明の名称 ＶＬＳＩ集積回路装置用の入力保護構
成体３補正をする者 事件との関係 出願人 ４、代理人
Claims (10)
- （１）外部電気接続部を形成するボンディングパッドを
有する第１導電型の半導体基体に設けられた集積回路装
置のための入力保護構成体において、上記ボンディング
パッドは、これを上記集積回路の内部回路に電気的に接
続するように上記基体上の導電路に接続され、上記集積
回路は、更に、基準電圧路を備え、上記入力保護構成体
は、上記導電路の少なくとも一部分の両側に第２導電型
の２つの領域を備え、これらの領域及びその間の面域は
、フィールド酸化物の厚みに対応する実質的に均一な厚
みの絶縁材の層で覆われ、上記入力保護構成体は、更に
、各々の上記領域に関連した上記絶縁層に穴を画成する
手段と、上記領域の一方を上記ボンディングパッドに接
続する手段と、他方の上記領域を上記基準電圧路に接続
する手段とを備え、これにより、上記２つの領域及びそ
の間のスペースは、絶縁ゲート電界効果トランジスタの
ソース及びドレイン領域を画成し、そして上記導電路は
、絶縁ゲート電界効果トランジスタのゲート端子を画成
し、この絶縁ゲート電界効果トランジスタは、選択され
たレベル以上の電圧に関連した入力電流を上記ボンディ
ングパッドと上記基準電圧路との間に導通することを特
徴とする入力保護構成体。 - （２）上記領域の各々は、上記第２の導電型の比較的深
いウェルを備え、上記接続手段に隣接する上記ウェルの
一部分は、エンハンスされた第２の導電型のものである
特許請求の範囲第（１）項に記載の入力保護構成体。 - （３）上記導電路は、ポリシリコンである特許請求の範
囲第（１）項に記載の入力保護構成体。 - （４）上記導電路は、金属である特許請求の範囲第（１
）項に記載の入力保護構成体。 - （５）上記ボンディングパッドは、絶縁層によって支持
され、この絶縁層は、次いで、上記第２の導電型の比較
的深いウェルを含む第３領域上に支持される特許請求の
範囲第（１）項に記載の入力保護構成体。 - （６）上記ボンディングパッドは、これに接続された領
域に隣接して位置された金属層を備え、この金属層は、
上記隣接領域へと延びてこれに接続されて、上記隣接領
域と上記導電路との間に電気的な経路を構成し、これに
より、上記絶縁ゲート電界効果トランジスタの上記ゲー
ト端子と上記隣接領域を相互接続する特許請求の範囲第
（５）項に記載の入力保護構成体。 - （７）外部との電気接続部を形成するボンディングパッ
ドを有している第１導電型の半導体基体上に設けられた
集積回路装置のための入力保護構成体において、上記ボ
ンディングパッドは、上記装置上の処理回路に入力信号
を導通するように導電路に接続され、上記ボンディング
パッドは、絶縁層によって上記装置に支持され、上記入
力保護構成体は、上記パッドの下に第２導電型のウェル
を画成する手段を備え、これは、上記ボンディングパッ
ド及びその下の絶縁層を上記基体から分離することを特
徴とする入力保護構成体。 - （８）上記導電路の少なくとも一部分の両側に第２導電
型の２つの領域を更に備え、これらの領域及びその間の
面域は、フィールド酸化物の厚みに対応する実質的に均
一な厚みを有する絶縁材の層で覆われ、上記領域の各々
は、エンハンスされたドーピングレベルの内部領域を含
み、この内部領域は、ドーピングレベルの低いウェル領
域によって上記基体から分離され、更に、上記領域の一
方を上記パッドに接続するための穴を上記絶縁材に画成
する手段と、他方の上記領域を上記基準電圧路に接続す
る手段とを備え、上記２つの領域及びその間のスペース
は、絶縁ゲート電界効果トランジスタのソース及びドレ
イン領域を画成し、そして上記導電路は、絶縁ゲート電
界効果トランジスタのゲート端子を画成し、この絶縁ゲ
ート電界効果トランジスタは、選択されたレベル以上の
電圧に関連した入力電流を上記ボンディングパッドと上
記基準電圧路との間に導通する特許請求の範囲第（７）
項に記載の入力保護構成体。 - （９）上記導電路は、ポリシリコンである特許請求の範
囲第（８）項に記載の入力保護構成体。 - （１０）上記導電路は、金属である特許請求の範囲第（
８）項に記載の入力保護構成体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US60666784A | 1984-05-03 | 1984-05-03 | |
| US606667 | 1984-05-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6134967A true JPS6134967A (ja) | 1986-02-19 |
| JPH0236071B2 JPH0236071B2 (ja) | 1990-08-15 |
Family
ID=24428959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9532985A Granted JPS6134967A (ja) | 1984-05-03 | 1985-05-02 | Ｖｌｓｉ集積回路装置用の入力保護構成体 |
Country Status (5)
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|---|---|
| US (2) | US4952994A (ja) |
| EP (1) | EP0161983B1 (ja) |
| JP (1) | JPS6134967A (ja) |
| CA (1) | CA1242532A (ja) |
| DE (1) | DE3586268T2 (ja) |
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- 1985-05-02 JP JP9532985A patent/JPS6134967A/ja active Granted
- 1985-05-02 EP EP85400860A patent/EP0161983B1/en not_active Expired - Lifetime
- 1985-05-02 CA CA000480577A patent/CA1242532A/en not_active Expired
-
1989
- 1989-11-16 US US07/437,302 patent/US4952994A/en not_active Expired - Lifetime
- 1989-11-17 US US07/438,706 patent/US5017985A/en not_active Expired - Lifetime
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| CN107086216B (zh) * | 2016-02-12 | 2020-07-10 | 爱思开海力士有限公司 | 用于静电放电保护的栅耦合nmos器件 |
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| US5017985A (en) | 1991-05-21 |
| CA1242532A (en) | 1988-09-27 |
| JPH0236071B2 (ja) | 1990-08-15 |
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