FR2647284A1 - Attenuateur a haute frequence pour circuit integre, ce circuit et procede de reduction precise de l'amplitude d'un signal d'entree - Google Patents

Abstract

L'invention concerne un atténuateur à utiliser dans un circuit comparateur à fenêtre à circuit intégré. Cet atténuateur réalise une division de tension au moyen d'un grand nombre de segments identiques de résistances à couche mince 13A, 13B, 13C, 13D; 14A, 14B, 14C, 14D, combinés en divers montages en série et parallèle, de manière que la division résistive de tension du signal d'entrée s'effectue dans le même rapport que la division capacitive de tension du signal d'entrée par les capacités parasites des résistances. Domaine d'application : circuits intégrés tels que comparateurs à fenêtre, convertisseurs analogiques-numériques, etc.

Description

L'invention concerne un atténuateur pour circuit intégré à haute fréquence

de précision, qui peut être utilisé dans divers circuits intégrés, tels qu'un circuit comparateur à fenêtre du type qui indique si une tension d'entrée est en dedans ou en dehors d'une plage

prédéfinie ou un convertisseur analogique-numérique.

La figure 1 des dessins annexés et décrite plus en détail ci-après représente un circuit comparateur à fenêtre typique comprenant un comparateur 1 ayant une entrée non inverseuse (+) connectée par un conducteur 4 à une première tension de référence VREF1, son entrée inverseuse (-) connectée par un conducteur 3 à un signal d'entrée VENTREE et sa sortie connectée par un conducteur 6

pour produire un signal de sortie Vol01. Un second com-

parateur 2 a son entrée non inverseuse connectée au conduc-

teur 3, son entrée inverseuse connectée par un conducteur 5 à une seconde tension de référence VREF2, et sa sortie connectée par un conducteur 7 pour produire une tension de

sortie V02.

Plusieurs problèmes difficiles apparaissent si un comparateur à fenêtre à vitesse élevée, du type général représenté sur la figure 1, doit être intégré sur une seule puce de circuit intégré monolithique. Pour des procédés typiques de fabrication de circuits intégrés classiques, la plage admissible pour le signal d'entrée VENTREE, qui peut être appliqué directement à des électrodes de transistors du circuit intégré sans provoquer une polarisation directe indésirée de jonctions PN et/ou un claquage indésiré de jonctions PN, est très limitée, habituellement entre la masse et -3 à +3 volts pour les comparateurs à circuits intégrés à grande vitesse actuels. Si des diviseurs de tension à résistances sont utilisés pour atténuer le signal d'entrée et le signal de référence avant leur application aux entrées des comparateurs à circuits intégrés, ia réponse en fréquence du circuit est très mauvaise, car des capacités parasites de résistances du circuit intégré, telles que 25 et 26 sur la figure 2, sont habituellement proportionnelles aux valeurs des résistances et réagissent à des flancs montant rapidement et chutant rapidement de VENTREE d'une manière très différente de

celle des résistances 13 et 14. Il en résulte des im-

précisions inacceptables dans l'atténuation de VENTREE. Par exemple, si les résistances 13 et 14 sont des résistances ordinaires en alliage nickel-chrome et si la valeur de la résistance 13 est égale à cinq fois celle de la résistance 14, la capacité parasite associée à la résistance 13 risque d'être très supérieure à la capacité parasite 26 associée à la résistance 14. Par conséquent, une division capacitive de tension portant sur VENTREE apparaît entre les capacités parasites 25 et 26, en sens opposé à celui de la division de tension de VENTREE entre les résistances 13 et 14, engendrant des erreurs- importantes dans l'atténuation de

VENTREE du conducteur 3 au conducteur 15 pour des composan-

tes à haute fréquence. Ceci provoque évidemment une imprécision dans les résultats produits par le circuit

comparateur à fenêtre 100.

En conséquence, un objet de l'invention est de proposer un circuit atténuateur pour circuit intégré qui

évite des erreurs dues à une division inégale des composan-

tes à basse fréquence et à haute fréquence d'un signal d'entrée. Un autre objet de l'invention est de fournir un atténuateur pour circuit intégré, précis, à vitesse élevée, qui travaille avec précision en réponse à des signaux à haute fréquence ayant une gamme de tension sensiblement au-delà des niveaux auxquels certaines jonctions PN du circuit intégré subissent un claquage indésiré de jonction en polarisation inverse et/ou une

polarisation directe indésirée de certaines jonctions PN.

Brievement décrite et selon une forme de réalisation, l'invention propose un atténuateur pour

circuit intégré, qui peut être utilisé en tant qu'at-

ténuateur d'entrée pour un comparateur à fenêtre à circuit intégré, un convertisseur analogique-numérique ou autre, comprenant un circuit diviseur destiné à diviser une tension extérieure d'entrée, le circuit diviseur comprenant une première résistance à couche mince ayant une première borne recevant la tension d'entrée, une seconde résistance à couche mince ayant une première borne connectée à un conducteur de tension de référence et une seconde borne connectée à une seconde borne de la première résistance pour produire un signal d'entrée atténué. Un tampon applique le signal d'entrée atténué à un comparateur à

fenêtre à cicuit intégré, à un convertisseur analogique-

numérique ou autre, sur la même puce. La première résis-

tance comprend plusieurs segments identiques séparés connectés en série entre ses première et seconde bornes, la seconde résistance comprend plusieurs segments identiques séparés connectés en montage sérieparallèle de manière que le rapport de la valeur de la première résistance à la valeur de la seconde résistance soit exactement égal au rapport de la capacité parasite de la seconde résistance à la capacité parasite de la première résistance. Les premier et second diviseurs de tension divisent les première et seconde tensions de référence, respectivement, dans le même rapport que le circuit diviseur divise la tension d'entrée. Tous les segments identiques de la première résistance sont formés sur une région isolée d'une première structure de circuit intégré, et tous les segments isolés de la seconde résistance sont formés sur une seconde région isolée de la structure de circuit intégré. Dans la forme de réalisation décrite, les première et seconde régions isolées sont des régions de type P. formées chacune dans une région du type N, et la première région isolée est connectée de façon à recevoir le signal d'entrée et la seconde région isolée est connectée au conducteur de tension de référence. La seconde résistance comprend

plusieurs groupes connectés en série des segments identi-

ques, chacun des groupes comprenant plusieurs des segments identiques connectés en parallèle. Dans une forme de réalisation, l'atténuateur est connecté à une entrée d'un comparateur à fenêtre sur la même puce. Dans une autre forme de réalisation, l'atténuateur est connecté à une entrée analogique d'un convertisseur analogique-numérique

sur la même puce.

L'invention sera décrite plus en détail en regard des dessins annexés à titre d'exemples nullement limitatifs et sur lesquels: - la figure 1 est un schéma d'un circuit de comparateur à fenêtre de l'art antérieur; - la figure 2 est un schéma d'un comparateur à fenêtre à circuit intégré utile pour expliquer les problèmes de l'art antérieur et aussi pour décrire la présente invention; - la figure 3A est un schéma utile à la

description de l'atténuateur de la présente invention;

- la figure 3B est un schéma illustrant une forme de réalisation de l'atténuateur selon l'invention; - la figure 3C est une vue schématique en coupe

partielle utile pour décrire l'atténuateur selon l'inven-

tion; - la figure 4 est un schéma utile pour décrire une forme avantageuse de réalisation de l'invention; - la figure 4A est un schéma illustrant la structure du détail 4A de la figure 4; - la figure 4B est un schéma illustrant la structure du détail 4B de la figure 4; - la figure 4C est un schéma de l'une des résistances de la figure 4B; et - la figure 5 représente la topographie d'un circuit intégré comprenant l'atténuateur selon l'invention

et un circuit à comparateur à fenêtre.

Sur la figure 2, la référence numérique 100 désigne un comparateur à fenêtre à circuit intégré comprenant l'atténuateur 50 à haute fréquence selon l'invention. Cependant, la figure 2 ne montre pas un montage de résistances 13 et 14 de division de tension dans lequel les capacités parasites 25 et 25 sont exactement inversement proportionnelles aux valeurs des résistances 13 et 14, respectivement, comme cela est demandé conformément

à l'invention.

La figure 3A illustre un exemple montrant comment les capacités parasites 25 et 26 devraient correspondre aux valeurs des résistances 13 et 14 pour produire une atténuation précise de 6 à 1 de VENTREE pour obtenir VENTREE, . Si la valeur de la résistance 13 est R, celle de la résistance 13 doit alors être R/5. Si la capacité parasite de la résistance 13 est C, la capacité

parasite de la résistance 14 doit alors être 5C.

Sur la figure 3A, la ligne mixte 51 désigne une puce à circuit intégré contenant à la fois l'atténuateur 50 à haute fréquence et un autre circuit intégré 52 qui reçoit un signal VENTREE, atténué avec précision, généré par le circuit atténuateur 50. Le circuit 52 peut être le circuit comparateur à fenêtre de la figure 2, un convertisseur analogiquenumérique à basse tension ou autre. Il convient de noter que, avec le développement de circuits intégrés présentant des performances accrues à des tensions d'alimentation plus basses, la nécessité d'atténuateurs analogiques intégrés à haute fréquence, de haute précision, croit, car les signaux analogiques extérieurs d'entrée qui leur sont appliqués peuvent avoir des amplitudes si grandes qu'ils provoquent une polarisation inverse indésirée et/ou

une polarisation directe indésirée de certaines jonc-

tions PN.

La figure 3B illustre un circuit intégré matérialisant le circuit représenté sur la figure 3A. La figure 3C montre une vue en coupe d'un circuit intégré bipolaire matérialisant le circuit de la figure 3B ou de la figure 4. La structure de circuit intégré de la figure 3C comprend un substrat P+ 29. Une couche épitaxiale 30 de type N sur la surface supérieure du substrat 29 comprend un

ilot 30A ou 30B de type N isolé par une diffusion d'isola-

tion P+ 35. Une région de base diffusée 27, 28, de type P (qui peut être l'une ou l'autre des régions 27 et 28 des figures 3B et 4) est formée sur la surface supérieure de la région 30A ou 30B, respectivement, -de type N. Une couche d'oxyde 38 est disposée sur la surface supérieure de la couche 30 de type N. Une région diffusée 31 à couche enfouie N+ est formée au-dessous de la région 27 ou 28 de type base. Des régions 36 de contact de collecteur N+ permettent d'établir un contact électrique à faible résistance avec la couche enfouie N+ 31. Plusieurs résistances rectangulaires allongées 33 de 5 kilohms, en alliage nickel-chrome, sont disposées sur la couche d'oxyde 38 au-dessus de la région 27, 28 de type P. En référence à la figure 3B, la résistance 13 est une résistance en alliage nickel-chrome ayant une valeur R. La capacité parasite entre la résistance 13 et la région sous-jacente 27 de type P est proportionnelle à l'aire de la résistance 13 et donc à sa valeur. La région 27 de type P est disposée dans la région 30B de type N et connectée au conducteur 3 de tension VENTREE. La diode 27A désigne la jonction PN entre la région 27 de type P et la région isolée 30B de type N, et la diode 27B désigne la jonction PN entre la région 30B de type N et le substrat P+ 29. La résistance 14 est une résistance en alliage nickel-chrome ayant une valeur R/5. La capacité parasite entre la résistance 14 et la région sousjacente 28 de type P est proportionnelle a l'aire de la résistance 14. La région 28 de type P est disposée dans une région épitaxiale A de type N. Les deux régions 30A et 30B de type N sont électriquement flottantes. La région 28 de type P est

connectée à la masse. Le substrat P+ 29 est connecté à -Vs.

La diode 28A désigne la jonction PN entre la région 28 de type P et la région 30B de type N. La diode 28B désigne la jonction PN entre la région 30B de type N et le substrat P+

29.

Ces structures à diodes dos à dos empêchent un blocage de VENTREE sur le substrat et permettent à VENTREE d'évoluer sur une plus large plage de tensions qu'il ne serait autrement possible, et on évite ainsi un claquage inverse indésirable de certaines jonctions PN et/ou une polarisation directe indésirable de certaines jonctions PN

du circuit intégré.

Sur la figure 3B, la résistance 14 est formée de cinq résistances 14-1, 14-2...14-5 en parallèle ayant chacune la valeur R et ayant chacune la même largeur que la résistance 13. Chacune des résistances 14-1, 14-2, etc., est composée d'un alliage nickel-chrome de même résistivité que la résistance 13. Les résistances 14-1, 14-2, etc., sont formées au-dessus de la région 28 de type P.

La figure 4 montre une représentation schémati-

que d'une forme de réalisation pratique et précise du circuit atténuateur montré sur la figure 3B. La résistance 13 est conçue pour avoir une valeur, par exemple, de 100 kilohms et est matérialisée par quatre résistances 13A-13D de 25 kilohms connectées en série. Chacune des résistances 13A-13D est formée de cinq résistances 33 de 5 kilohms, en alliage nickel-chrome (voir figure 3C), connectées en série. La référence 25A désigne la capacité parasite entre chaque résistance 33 de 5 kilohms en nickel-chrome et la région sous-jacente 27 de type P. Ces capacités parasites sont donc toutes connectées, en fait, en parallèle, même si les résistances au nickel-chrome sont connectées

électriquement en série.

Par conséquent, la résistance 13 de division de tension est constituée de vingt résistances 33 de 5 kiloms en nickel-chrome connectées en série pour produire la valeur souhaitée de 100 kilohms. Cependant, la capacité parasite totale entre la résistance 13 et la région 27 de type P est la somme des vingt capacités parasites égales 25A entre les résistances individuelles 33 de 5 kilohms et la région 27 de type P. Il convient de noter que l'explication précédente de la division capacitive de tension est simplifiée de façon quelque peu exagérée. En réalité, les capacités parasites associées aux segments individuels (33) de résistance ne sont pas en parallèle, mais ont plutôt une borne en commun et leurs secondes bornes respectives réparties le long des files de résistances. En référence à la figure 4, le résultat de ce mode de connexion des capacités est qu'une variation quelconque de VENTREE provoque des variations de tension inégales entre les capacités parasites 13A, 13B, 13C et 13D. Similairement, lorsque VENTREE, change conformément aux variations de VENTREE, les variations de tension entre les capacités parasites 14A, 14B, 14C et 14D sont également inégales. Ces variations de tension rendent également inégaux les courants de déplacement capacitifs. Il est cependant important de noter que, dans la forme de réalisation décrite, le courant de déplacement capacitif dans la capacité parasite 13B est égal à celui présent dans la capacité parasite 14A car la variation de tension à travers la capacité parasite 13D est 5 fois supérieure à celle à travers la capacité parasite 14A. Mais, étant donné que la capacité parasite 14A est cinq fois supérieure à la capacité parasite 13D, les courants de déplacement

correspondants sont égaux.

Similairement, les courants de déplacement des capacités parasites 13C et 14B sont égaux, les courants de déplacement des capacités parasites 13B et 14C sont égaux et les courants de déplacement des capacités parasites 13A et 14D sont égaux. Par conséquent, la somme de tous les courants de déplacement capacitif est égale à zéro, ce qui permet une atténution précise des composants à haute

fréquence VENTREE.

La résistance 14 de division de tension est conçue pour avoir une valeur totale de 20 kilohms, par exemple, et elle comprend quatre résistances 14A-14D de 5 kilohms, en alliage nickel-chrome, connectées en série. La capacité parasite entre chacune des résistances 14A-14D au nickel-chrome et la région sous-jacente 28 de type P s'additionnent en parallèle avec la capacité parasite

correspondante de toutes les autres. Chacune des résistan-

ces de 5 kilohms telles que la résistance 14A comprend cinq résistances 41 d'un kilohm, au nickel-chrome, connectées en série, comme montré sur la figure 4B, formées au-dessus de la région 28 de type P. Chacune des résistances 41 de 1 kilohm comprend cinq des résistances 33 de 5 kilohms au nickel-chrome connectées en parallèle, comme montré sur la figure 4C, formées au-dessus de la région 28 de type P. Par conséquent, la capacité parasite totale entre la région 28 et la résistance 14 au nickel-chrome est égale à la somme des 100 capacités individuelles 26A entre chacune des 100 résistances 33 et la région 28 de type P, même si la valeur électrique de la résistance 14 n'est que

de 20 kilohms.

Par conséquent, la valeur de la résistance 13 est précisément cinq fois égale à celle de la résistance 14, établissant un rapport de tension continue de 6 à 1 entre VENTREE et VENTREE' La capacité parasite de la résistance 13 au nickel-chrome est précisément de un cinquième de la résistance 14, établissant un rapport de division de tension alternative à haute fréquence de 6 à 1 entre VENTREE et VENTREE,. Par conséquent, aucune erreur n'est produite dans VENTREE, par suite d'une atténuation égale de signaux d'entrée à haute résistance entre les résistances 13 et 14 au nickel-chrome et leurs capacités

parasites respectives.

Les valeurs des résistances 8 et 9 et les valeurs des résistances 18 et 19 peuvent correspondre avec précision aux valeurs des résistances 13 et 14, auquel cas le comparateur intégré 100 de tension produit un signal de sortie qui indique lorsque VENTREE est compris dans la

fenêtre de tension définie par VREF1 et VREF2. L'atténua-

tion à haute fréquence et basse fréquence, de très haute précision, des signaux d'entrée analogiques d'amplitude élevée, exigée par divers comparateurs à circuits intégrés

à basse tension, divers convertisseurs analogiques-

numériques et autres, est réalisée.

La figure 5 représente une topographie de la puce pour le comparateur 100 à fenêtre à circuit intégré de

la figure 2, comprenant l'atténuateur 50 à haute fréquence.

La puce mesure 3,15 mm dans la direction horizontale et 2,29 mm dans la direction verticale. Pour éviter des imprécisions de fonctionnement du circuit dues à des différences dans la température du silicium résultant de

variations de la dissipation d'énergie dans les com-

parateurs 1 et 2, dans des tampons 16, 17, 23 et 24, en particulier dans des zones 55A et 55B de transistors de

sortie de comparateur et des zones 56A et 56B de transis-

tors de sortie de comparateur, l'agencement a été conçu de manière que, dans la mesure du possible, la topographie de la moitié de droite de la puce soit une image réfléchie de la topographie de la moitié de gauche de la puce, la ligne

centrale 57 séparant les deux moitiés.

Les plus grandes différences thermiques sont engendrées par les quatre transistors de sortie du comparateur, de sorte qu'elles sont situées dans les angles supérieurs gauche et droit de la puce, aussi loin que possible des résistances 13 et 14 de l'atténuateur de précision. Comme indiqué cidessus, les résistances 13 et 14 sont formées au-dessus de régions épitaxiales de type N. Sur la figure 5, les emplacements des régions épitaxiales sont représentées. Pour minimiser encore les effets thermiques, la résistance 13 -a été subdivisée en deux parties placées symétriquement par rapport à la ligne centrale 57. Plus particulièrement, la région 30A de type N a été divisée en deux parties égales, placées comme représenté, et la région 30B de type N a été divisée en deux parties 30-1 et 30-2 disposées symétriquement par rapport à l'axe central 57, comme représenté. Le bloc 62 contient des circuits d'entrée supplémentaires qui ne sont

pas importants pour la présente invention.

Le conducteur 3 à plot de métallisation VENTREE et un plot conducteur 60 de masse analogique sont placés dans le milieu du bord inférieur de la puce pour qu'ils puissent être reliés par fils aux conducteurs d'inductance la plus basse d'un cadre de montage d'un boîtier à deux rangées de connexions, et les plots de métallisation de

conducteurs communs d'alimentation sont disposés similaire-

ment le long du bord supérieur de la puce pour la même

raison. Le circuit de polarisation nécessaire au fonction-

nement des comparateurs 1 et 2 est disposé dans les zones 58A et 58B situées symétriquement par rapport à l'axe central 50. Les circuits tampons contenant les tampons montrés ci-dessus sont agencés de manière à être des images réfléchies l'un de l'autre dans les blocs 16, 17, 23 et 24 comme représenté. Les comparateurs 1 et 2, comprenant leurs transistors respectifs de sortie, sont généralement placés dans la moitié supérieure de la puce. Cet agencement assure une isolation maximale des résistances au nickel-chrome formant l'atténuateur et donne donc une imprécision minimale due aux différences thermiques générées dans le

silicium durant le fonctionnement de la puce.

Il va de soi que de nombreuses modifications peuvent être apportées à l'atténuateur décrit et représenté

sans sortir du cadre de l'invention.

Claims (8)

REVENDICATIONS

1. Atténuateur à haute fréquence pour circuit intégré, caractérisé en ce qu'il comporte un conducteur d'entrée (3) destiné à conduire un signal extérieur d'entrée VENTREE, une première résistance (13) à couche mince ayant une première borne connectée au conducteur d'entrée, une seconde résistance (14) à couche mince ayant une première borne connectée à un conducteur de tension de référence VREF et une seconde borne connectée à une seconde borne de la première résistance, un conducteur (15) de sortie connecté aux secondes bornes des première et seconde résistances afin de conduire un signal d'entrée atténué produit par l'atténuateur à haute fréquence en réponse au signal d'entrée, la première résistance comprenant plusieurs segments identiques séparés (33), ayant chacun une résistance (R) et une capacité parasite (C), connectés en série entre ses première et seconde bornes, et la seconde résistance comprenant plusieurs segments identiques séparés (41), connectés en un montage série-parallèle, afin que le rapport de la valeur (R) de la première résistance à la valeur (R/5) de la seconde résistance soit exactement égale au rapport de la capacité parasite (5C) de la seconde

résistance à la capacité parasite (C) de la première résis-

tance.

2. Atténuateur selon la revendication 1, caractérisé en ce que tous les segments identiques de la première résistance sont formés au- dessus d'une première région isolée (27) d'une première structure de circuit intégré, et tous les segments identiques de la seconde résistance sont formés au-dessus d'une seconde région

isolée (28) de la structure de circuit intégré.

3. Atténuateur selon la revendication 2, caractérisé en ce que la seconde résistance comprend plusieurs groupes (41), connectés en série, des segments identiques (33), chacun des groupes comprenant plusieurs

des segments identiques connectés en parallèle.

4. Atténuateur selon la revendication 2, caractérisé en ce que les première et seconde régions isolées sont des régions du type P formées respectivement des première et seconde régions (30A, 30B) de type N, la première région isolée étant connectée au conducteur d'entrée et la seconde région isolée étant connectée au

conducteur de tension de référence.

5. Circuit intégré, caractérisé en ce qu'il comporte un atténuateur (50) à haute fréquence comprenant un conducteur d'entrée (3) destiné à conduire un signal extérieur d'entrée VENTREE, une première résistance (13) à couche mince ayant une première borne connectée au conducteur d'entrée, une seconde résistance (14) à couche mince ayant une première borne connectée à un conducteur de tension de référence VREF et une seconde borne connectée à une seconde borne de la première résistance, et un conducteur (15) de sortie connecté aux secondes bornes des première et seconde résistances afin de conduire un signal d'entrée atténué produit par l'atténuateur à haute fréquence en réponse au signal d'entrée, la première résistance comprenant plusieurs segments identiques séparés (33) ayant chacun une résistance (R) et une capacité parasite (C), connectés en série entre ses première et seconde bornes, et la seconde résistance comprenant plusieurs segments identiques séparés (41) connectés en un montage série-parallèle de manière que le rapport de la valeur (R) de la première résistance à la valeur (R/5) de la seconde résistance soit exactement égal au rapport de la capacité parasite (5C) de la seconde résistance à la capacité parasite (C) de la première résistance, le circuit intégré comprenant en outre un circuit analogique (100) ayant un conducteur d'entrée, des moyens tampons (16, 17, 23, 24) destinés à recevoir le signal d'entrée atténué et à produire un signal d'entrée atténué, tamponné, et à

l'appliquer au conducteur d'entrée du circuit analogique.

6. Procédé pour réduire avec précision l'amplitude d'un signal d'entrée ayant une composante à basse fréquence, une composante à haute fréquence et une amplitude maximale, le procédé étant caractérisé en ce qu'il consiste: (a) à appliquer le signal d'entrée au moyen d'un conducteur d'entrée (3) à une première borne d'une première résistance (13) à couche mince et une première région semiconductrice (27) au-dessous et isolée de la première résistance à couche mince, une seconde borne de la première résistance à couche mince étant connectée par un conducteur de sortie à une première borne d'une seconde résistance (14) à couche mince, la seconde résistance à couche mince ayant une seconde borne qui est connectée à un premier conducteur de tension d'alimentation, une seconde région semiconductrice (28) au-dessous et isolée de la

seconde résistance à couche mince étant connectée électri-

quement au premier connecteur de tension d'alimentation; (b) à réduire la composante à basse fréquence

d'un facteur égal à la valeur (R/5) de la seconde résis-

tance à couche mince divisée par la somme des résistances des première et seconde résistances à couche mince pour produire une composante à basse fréquence réduite du signal d'entrée sur le conducteur de sortie, une première capacité parasite (C) existant entre la première résistance à couche mince et la première région semiconductrice, et une seconde capacité parasite (5C) existant entre la seconde résistance - à couche mince et la seconde résistance semiconductrice; (c) simultanément à l'étape (b), à réduire dudit facteur la composante à haute fréquence et à donner au facteur une valeur égale à la première capacité parasite divisée par la somme des première et seconde capacités parasites pour produire une composante de haute fréquence

réduite du signal d'entrée sur le conducteur de sortie.

7. Procédé selon la revendication 6, carac-

térisé en ce qu'il consiste à réaliser la seconde résis-

tance à couche mince sous la forme d'un montage série-

parallèle de résistances (41) à couche mince, identiques, plus petites, de manière que le rapport de la première capacité parasite à la somme des première et seconde

capacités parasites soit exactement égal au facteur.

8. Procédé selon la revendication 7, carac-

térisé en ce qu'il consiste à former la première résistance en réalisant un montage en série d'un premier nombre de résistances identiques (33) à couche mince, et à former la seconde résistance à couche mince de plusieurs groupes (41), montés en série, de résistances, chacun des groupes comprenant plusieurs résistances identiques plus petites (33)- à couche mince, les résistances à couche mince dont sont formées les première et seconde résistances étant

toutes identiques.