FR2503933A1 - Circuit integre comprenant un reseau de transistors - Google Patents
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Abstract
CE CIRCUIT INTEGRE COMPREND UN RESEAU DE TRANSISTORS 15 AYANT CHACUN UNE ELECTRODE 21 RELIEE A UNE LIGNE CONDUCTRICE 20. LES ELECTRODES 21 DES TRANSISTORS SONT ESPACEES LE LONG DE CETTE LIGNE ET LEUR LONGUEUR DIMINUE DANS UNE DIRECTION DONNEE DE LADITE LIGNE TANDIS QUE LA LARGEUR DE CETTE LIGNE AUGMENTE DANS LA DIRECTION DONNEE. L'ENSEMBLE DES ELECTRODES ET DE LA LIGNE A UNE CONFIGURATION SENSIBLEMENT RECTANGULAIRE. UNE REGION FORMANT UNE JONCTION P-N POLARISEE EN SENS INVERSE POUR ISOLER LES ELEMENTS DE CIRCUIT EST UTILISEE DANS UN TRAJET CONDUCTEUR CONDUISANT A LA MASSE ET COMPORTE UNE REGION DE CONTACT SUPERFICIELLE DE MEME CONDUCTIVITE ET PLUS FORTEMENT DOPEE QUE LA REGION DE LA JONCTION P-N POLARISEE EN SENS INVERSE. CE CIRCUIT EST PARTICULIEREMENT INTERESSANT COMME COMMANDE D'UNE TETE D'IMPRIMANTE THERMIQUE.
Description
CIRCUIT INTEGRE COMPRENANT UN RESEAU DE TRANSISTORS
1 L'invention se rapporte à la réalisation de circuits intégrés. Plus particulièrement, l'invention se rapporte à une technique, pour former dans un circuit intégré un réseau de
transistors et une ligne conductrice reliée aux transistors.
Depuis l'invention du circuit intégré, un grand nombre de techniques de réalisation ont été utilisées pour augmenter le nombre d'éléments pouvant être logés dans un circuit intégré de dimensions données. Les boîtiers de circuits intégrés comportant plusieurs conducteurs dest4nes à être enfichés sur une plaquette existent en nombre relativement faible de dimensions normalisées, pour permettre la fabrication en grande série et une normalisation de l'encapsulation. La possibilité d'augmenter le nombre de fonctions de circuit pouvant être obtenues avec de tels boîtiers de dimensions données permet de réduire fortement le coût. L'utilisation de ces boîtiers normalisés et les relations connues entre les dimensions de la pastille de circuit intégré et son rendement, limitent les
dimensions des pastilles de circuit intégré.
En particulier, on connaît des circuits intégrés comportant un réseau de transistors de puissance qui fournissent des signaux de commande pour d'autres circuits. Il est très important que, dans de tels réseaux de transistors de puissance, ceux-ci fournissent des signaux de sortie uniformes afin d'éviter des différences dans le fonctionnement des circuits recevant ces signaux de commande. Ceci est vrai en particulier dans le cas d'un réseau de transistors de puissance dont les sorties sont reliées à des circuits identiques
devant fonctionner de la mênme façon.
Une application particulière de ces réseaux de transistors de puissance est de ccmmmander des éléments de tête d'imprimante -2- 1 thermique. Ces éléments doivent fonctionner à la fois rapidement et d'une manière identique pour assurer l'impression de caractères uniformes avec une vitesse acceptable. Jusqu'à présent, la nécessité pour les transistors de fournir des signaux de commande identiques a constitué une limitation importante au nombre de
transistors d'un circuit intégré de dimensions données.
Lorsque de nombreux transistors sont reliés à une ligne conductrice commune, il y a, le long de cette ligne, une chute de tension importante qui produit des variations dans les signaux appliqués aux différents transistors. Jusqu'ici, pour minimiser les variations résultantes des signaux de sortie de ces transistors, on a réalisé des lignes conductrices dont la section décroit. Il en résulte une diminution de la résistance relative de cette ligne à
son début, ce qui réduit la chute de tension suivant sa longueur.
Bien que cette solution ait permis de réduire les variations des signaux de sortie des transistors, elle donne un réseau qui se rétrécit lorsqu'on arrive à la fin de la ligne. On pert ainsi une partie importante de surface de circuit intégré car les boîtiers et les circuits individuels qui y sont contenus ont
presque toujours une forme rectangulaire.
Pour la réalisation des circuits intégrés, il est également
connu d'utiliser une région du circuit formant une jonction P-N.
polarisée en sens inverse pour isoler des éléments de circuit de chaque côté de la jonction comme une masse, afin d'éliminer l'utilisation d'une métallisation distincte de masse. Il en résulte une simplification importante de la disposition, permettant d'utiliser une pastille de dimensions plus faibles. Cependant, si la concentration de dopant à la surface d'une telle région d'isolation est faible, il en résulte une résistance élevée inacceptable dans la région d'isolation. Une telle résistance élevée peut interférer avec le fonctionnement correct d'un circuit intégré lorsque des transistors proches de la masse doivent être bloqués alors que des transistors éloignés de la masse doivent être
rendus conducteurs.
Ainsi, bien que la réalisation de circuits intégrés soit un art très élaboré, des perfectionnements sont encore nécessaires pour l'agencement d'un réseau de transistors reliés en commun à une ligne conductrice. -3- 1 L'objet de l'invention concerne, dans un circuit intégré, un réseau de transistors donnant des tensions de sortie uniformes et
dont la disposition est réalisée efficacement.
Selon un aspect de l'invention, un circuit intégré comprend un réseau de transistors formés sur un substrat semiconducteur commun, chaque transistor étant connecté à une ligne faisant partie du circuit intégré. Les électrodes des transistors sont espacées les unes des autres le long de la ligne conductrice et diminuent de longueur dans une direction donnée le long de cette ligne. La ligne augmente de largeur dans cette direction donnée, la diminution de longueur des électrodes et l'augmentation de largeur de la ligne étant choisies de façon que les électrodes et la ligne conductrice
aient une forme générale rectangulaire.
La présente invention sera mieux comprise à l'aide de la
description suivante d'un mode de réalisation préféré donné à titre
d'exemple en référence aux dessins annexés dans lesquels: - la figure 1 est une vue de dessus d'une partie d'un circuit intégré suivant l'invention; - la figure 2 est un schéma d'un mode de réalisation de l'invention; - la figure 3 est une photographie agrandie d'un mode de réalisation d'un circuit intégré suivant l'invention; - la figure 4 est une vue de dessus agrandie d'un modèle de masque de diffusion pour modifier le mode de réalisation de la figure 3; - La figure 5 est une vue de dessus agrandie d'un circuit intégré suivant l'invention en cours de fabrication; - La figure 6 est une coupe transversale du circuit intégré de la figure 5; - La figure 7 est une vue de dessus agrandie de la partie 7 du circuit intégré de la figure 5, une fois terminé; - la figure 8 est une coupe transversale suivant la ligne 8-8 de la figure 7; - La figure 9 est une coupe transversale suivant la ligne 9-9 de la figure 7; et - la figure 10 est le schéma d'un circuit utile pour la
compréhension du mode de réalisation des figures 4 à 9.
-4- 1 En se référant maintenant aux dessins et plus particulièrement à la figure 1, on a représenté une partie 10 d'un circuit intégré suivant l'invention. Une première et une deuxième colonne 12 et 14 de paires de transistors de puissance 15 sont disposées de part et d'autre de branches 16 et 18 d'une métallisation 20 de mise à la masse en forme de U, constituée par de l'aluminium et éventuellement par une faible quantité de cuivre. La métallisation 20 pourrait aussi être en or ou en tout autre métal conducteur utilisé de façon classique. Chaque paire de transistors 15 est formée en utilisant des régions dopées dans un substrat semiconducteur 22, suivant des techniques classiques de circuits intégrés. Une couche d'oxyde ou d'autre matériau isolant (non représentée) est prévue sur le substrat semiconducteur 22, excepté aux emplacements o l'on souhaite un contact ohmique avec le substrat 22 ou des régions dopées à l'intérieur du substrat. La couche de métallisation 20 est alors placée sur la couche isolante et établit un contact ohmique avec les paires de transistors 15 par des ouvertures de contact (non représentées) dans la couche isolante. Des contacts 24 délivrent les signaux de sortie des paires
de transistors 15.
Les branches 16 et 18 de la métallisation 20 ont une
largeur qui décroit par paliers pour chaque paire de transistors 15.
De façon correspondante, la longueur des émetteurs 21 des paires de transistors 15 augmente au fur et à mesure que l'on se déplace vers
le bas le long des branches 16 et 18.
Tel qu'utilisé ici, le terme 'longueur d'émetteur" désigne la dimension de la zone d'émetteur 21 perpendiculaire aux branches 16 et 18. Par conséquent, l'augmentation de longueur des émetteurs correspond à la diminution de largeur des branches 16 et 18, de sorte que la combinaison de chacune des branches 16 et 18 et des paires de transistors 15 associées a une forme rectangulaire. Par conséquent, d'autres éléments de circuit intégré rectangulaires (non représentés) peuvent être disposés efficacement autour de la métallisation 20 et des paires de transistors 15. De plus, la longueur de zones de diffusion N+ 26 diminue en correspondance avec la diminution de largeur des branches 16 et 18. Les zones de diffusion N+ 26 coupent des zones verticales de diffusion
d'isolation 28 de façon classique.
-5- 1 La figure 2 rappelle le schéma classique d'une paire de transistors 15 en montage Darlington, pour une meilleure compréhension de l'invention. Les émetteurs des transistors Q1 et Q2 sont reliés à la masse par des lignes 20A et 20B, cette dernière contenant la résistance R1. Les lignes 20A et 20B correspondent à la métallisation 20 de la figure 1. La base du transistor Q1 est reliée, par l'intermédiaire d'une ligne 30 et d'une résistance R2, à une tension d'alimentation positive +V cc. La base du transistor Q2 cc est également reliée, par une ligne 32, une résistance R3, la ligne 30 et la résistance R2, à l'alimentation +V cc. Une diode Schottky S1 et une ligne 34 relient l'entrée 36 à la ligne 30. Une diode Schottky S2 et une ligne 33 relient l'entrée 40 à la ligne 30. Une ligne 42 relie le collecteur du transistor Ql à la borne de sortie 24 du circuit, et une ligne 44 relie le collecteur du transistor Q2 à la borne de sortie 24 du circuit, par l'intermédiaire d'une résistance R4, qui représente la résistance de la ligne 44 et de la borne 24, se présentant dans le circuit intégré, lors de la
saturation de Q2.
Dans le mode de réalisation intégré des figures 1, 3 et 4, les résistances de la figure 2 ont les valeurs suivantes Résistance Ohms Rl 10 R
R2 8 K
R3 10 K
R4 4 + 20 % de haut en bas du réseau (Fig. 3 et 5) En fonctionnement, un courant de charge IL circule par le transistor Q2 jusqu'à la masse en réponse à des signaux d'entrée appliqués sur les bornes 36 et 40. Lorsque le transistcr Q2 est complètement conducteur, il apparait une chute de tension VSAT à ses bornes. Une tension de sertie VOL apparaît entre la borne de sortie 24 et la masse. C'est cette tension VOL qui est maintenue uniforme pour toutes les paires de transistors 15 grâce à la
présente invention.
La figure 3 est une photographie agrandie d'un réseau 100 de paires de trarsistors de puissance en montage Darlington réalisé sous forme de circuit-integré, pour la commande d'une tête d'imprimante thermique. Les paires de transistors 15 sont disposées -6- 1 sur les côtés du circuit intégré, suivant le même modèle général que celui représenté sur la figure 1. Les contacts de la métallisation d'émetteur 226 s'étendent entre les lignes de métallisation de masse et établissent un contact ohmique avec des régions d'émetteur 228 (fig. 8) par l'intermédiaire d'ouvertures de contact classiques
réalisées dans la couche d'oxyde 220.
Le reste du circuit intégré 100 comporte différents circuits 120 d'entrée et de commande de la tête- d'imprimante thermique. Ces circuits 120 sont pour la plupart, de conception classiques. Une exception est constituée par les circuits amplificateurs de détection de la tension d'alimentation 122 qui sont l'objet de la demande de brevet français déposée le même jour par la demanderesse et ayant pour titre "Amplificateur détecteur de
tension d'alimentation".
Du fait de la disposition des paires de transistors 15 et de leur métallisation associée 20 de mise à la masse de manière que les longueurs d'émetteur décroissantes soient compensées par une largeur croissante de la métallisation 20, l'espace restant dans le circuit intégré 100 possède une forme de T inversé ou de deux rectangles. Les circuits d'entrée et de commande 120 peuvent alors être disposés de façon efficace sans perdre de surface dans le
circuit intégré 100.
Si les paires de transistors 15 étaient disposées avec des longueurs d'émetteur uniformes et que la métallisation 20 ait une largeur uniforme, la chute de tension le long de la métallisation serait de 165 mV lorsque les six paires de transistors 15 conduisent simultanément, avec un courant de 100 mA chacun. Si la largeur de la métallisation 20 augmente de 76,2 à 139,7 microns comme dans l'art antérieur, cette chute de tension maximale peut être réduite jusqu'à
130 mV.
Par contre, si l'on utilise la même augmentation de largeur de la métallisation 20, plus une diminution de la longueur des émetteurs des paires de transistors qui compense cette augmentation de largeur, on peut réduire la chute de tension jusqu'à 40 mV. Cette réduction importante provient du fait que la différence de tension pour mettre à l'état conducteur, les paires de transistors 15 du haut et celles du bas, a tendance à compenser la différence de tension entre le haut et le bas des lignes conductrices 20. De plus, -7- 1 la forme rectangulaire du réseau de transistors et des lignes conductrices permet la disposition la plus efficace du reste du
circuit intégré.
Le circuit intégré de la figure 3 permet d'obtenir les résultats cidessus. Une modification de ce circuit intégré améliore son fonctionnement pour une gamme plus importante de signaux appliqués. La figure 4 est une vue de dessus d'un masque 200 de diffusion permettant de former des, régions de diffusion P++ 202 (fig. 6) contenues dans des régions d'isolation P+ 204. De telles régions de diffusion P++ 202 sont formées dans les parties d'un substrat semiconducteur en silicium correspondant aux zones blanches 206 représentées sur la figure 4, suivant des techniques de fabrication des circuits intégrés. Comme représenté, la largeur des zones blanches 206 est plus importante en haut qu'en bas du masque, en correspondance avec la largeur de la métallisation 20 sur la figure 3. Ces zones sont utilisées pour former des contacts de masse
dans le circuit, comme expliqué plus en détail ci-après.
La figure 5 est une vue de dessus d'une combinaison de masques utilisée pour fabriquer un circuit intégré comportant les régions de diffusion 202 représentées sur la figure 6, laquelle représente une coupe transversale générale du circuit intégré obtenu. A part la présence des ouvertures 206 pour la formation des régions P++ 202, les modèles de la figure 5 correspondent à ceux
utilisés pour fabriquer le circuit intégré de la figure 3.
En se référant maintenant à la coupe transversale du circuit intégré de la figure 6, on va expliquer la fabrication d'un circuit intégré 201 comprenant les éléments représentés. Le matériau de départ pour la fabrication de ce circuit intégré est un substrat en silicium de type P et possédant une résistivité de 10 à 20 ohm-cm. Une couche enterrée N+ 210 est formée dans le substrat 208 en diffusant une impureté de type N, par exemple de l'antimoine, dans le substrat 208. La résistance de la couche enterrée 210 est généralement comprise entre 30 et 40 ohms par carré. Une couche épitaxiale N- 212 est alors formée sur le substrat 208 et sur la couche enterrée N+ 210 suivant l'un des procédés bien connu au silane ou au dichlorosilane. La couche épitaxiale 212 contient les éléments du circuit intégré 201. Le matériau dopant de type N pour la couche épitaxiale 212 est typiquement du phosphore. La -8- 1 résistivité de la couche épitaxiale 212 est comprise entre environ 1
et 1,5 ohm-cm.
Des régions d'isolation P+ 204 sont alors formées en diffusant une impureté de type P, par exemple du bore, dans la couche épitaxiale 212, suffisamment profondément pour que les régions P+ 204 s'étendent dans le substrat de type P 208. La résistance de couche des régions d'isolation 204 est comprise entre
environ 20 et 100 ohms par carré.
La région de base de type P 214 est alors formée dans la couche épitaxiale 212, également par diffusion de bore, mais avec une teneur en dopant plus faible, pour obtenir une résistance de
couche d'environ 100 à 150 ohms par carré.
La région d'émetteur N+ 216 et le contact de collecteur N+ 218 sont alors formés simultanément en diffusant une impureté de type N, par exemple du phosphore, dans la région de base 214 et dans la couche épitaxiale 212 pour obtenir dans ces régions une
résistance de couche d'approximativement 10 ohms par carré.
Par suite de diffusions ultérieures et autres phases d'échauffement durant la fabrication du circuit intégré 201, la concentration en dopant de type P à la surface des régions d'isolation 204 a tendance à s'appauvrir. La phase de diffusion finale dans la fabrication du circuit intégré 201 consiste à former les régions P++ 202 à la surface des régions d'isolation 204. Les régions 202 sont également formées par diffusion de bore pour
obtenir une résistance de couche d'environ 10 ohms par carré.
Pour compléter la fabrication du circuit intégré 201, la couche d'oxyde 202 est formée par croissance thermique sur la couche épitaxiale 212 et différentes ouvertures de contact sont formées dans les régions de diffusion aux endroits o l'on souhaite établir un contact ohmique avec ces régions de diffusion. De l'aluminium ou une autre métallisation de contact appropriée 22 est déposée suivant le modèle d'interconnexion souhaité, comme représenté sur la figure 3, en utilisant des techniques classiques. La métallisation de contact 222 est déposée et attaquée en même temps que la
métallisation de masse 20 (fig. 1).
Les figures 7 et 8 représentent la disposition d'une paire de transistors 15 en montage Darlington. Les régions de diffusion d'isolation 204 et la région de diffusion 202 correspondent à celles -9-. 1 représentées sur la figure 6. Cependant, contrairement à la partie de circuit représentée sur la figure 6, un contact avec la zone de diffusion P++ 202 n'est pas nécessaire au niveau des paires de transistors 15. Des transistors QI et Q2 (voir également fig. 2) sont respectivement disposés à gauche et à droite des figures 7 et 8. De même, une couche enterrée N+ 210 correspond à celle représentée sur la figure 6 et (en association avec la couche épitaxiale N 212) forme les collecteurs des deux transistors Ql et Q2. Des contacts 224 servent à relier les collecteurs de chaque transistor à la borne de sortie 24. Des contacts 226 servent à relier les émetteurs 228 à la métallisation de masse 20. Des contacts de masse 230, comprenant certaines des régions diffusées 204 et 202 se prolongent vers le bas jusqu'au substrat 208, au niveau de chaque paire de transistors 15, pour assurer une mise à la
masse correcte de la métallisation 20 (voir également fig. 3 et 5).
Les figures 9 et 7 montrent comment une région de diffusion de contact profond 232 est utilisée pour relier les diodes Schottky d'entrée SI et S2 à la base du transistor Ql, également par l'intermédiaire de la métallisation 234. La figure 9 montre en outre la structure des régions de diffusion 204 et 202, comprenant les contacts de masse 230. Une région 236 constituée par implantation d'ions sous la couche isolante 220, formant la résistance R3 avec la couche de métallisation 32, relie la base du transistor Ql à la base du transistor Q2. Une région similaire 238 formée par implantation d'ions forme la résistance Rl. Comme dans la coupe de la figure 6, la région de diffusion P+ 204 et les régions de diffusion P++ 202 qui y sont contenues forment une connexion de faible résistance entre les contacts de masse 230 et le substrat 208. La longueur des régions de diffusion de contact profond 232 varie également pour les paires de transistors 15, de haut en bas du réseau représenté sur les figures 3 et 5. La largeur des contacts de masse 230 varie également de haut en bas du réseau, comme représenté su: les figures
3 et 5.
L'existence des régions P++ 202 dans les régions d'isolation 204 du circuit intégré 201 se traduit par une réduction pouvant atteindre 1/3 à 1/6 de la valeur normale de la résistance du trajet allant a la masse par l'intermédiaire de la métallisation
222, des régions 202, 4es régions 204 et du substrat 208.
-10- 1 L'importahce d'une telle réduction de résistance peut être appréciée à l'aide du schéma de la figure 10. Comme représenté, une source 250 de courant I est branchée entre la tension positive V et la cc masse, par des lignes 252 et 254. Un trajet de courant supplémentaire vers la masse est formé par une ligne 256, une résistance R10, une ligne 258, un transistor Q10, une ligne 259, et la ligne 254. Un transistor Q12 fait partie d'un autre trajet de
courant vers la masse, comprenant également des lignes 260 et 262.
Si l'on réalise ce circuit sous forme de circuit intégré et, si le transistor Q10 est situé nettement plus loin de la connexion de masse que le transistor Q12, il y a un risque important de mauvais fonctionnement à moins que la valeur de R(GND) soit faible, cette valeur R(GND) représentant l'impédance de masse effective entre les transistors Q10 et Q12 par les régions d'isolation 204 (fig. 6), avec le courant I, pour le circuit
équivalent-arrivant à la masse près du transistor Q10.
Pour que le transistor Q12 soit bloqué pendant que le transistor Qlû est conducteur, la condition suivante doit être satisfaite. VSAT du transistor Q10 plus IR(GND) doit être inférieur à la tension base- émetteur Vbe du transistor Q12. Cette condition peut facilement ne pas être satisfaite si soit I, soit R(GND) est trop important. La présence de régions de diffusion P++ 202 dans les régions d'isolation 204 sert à réduire R(GND) jusqu'à 1/3 à 1/6 de sa valeur. La mise en oeuvre de cette technique dans le circuit intégré de la figure 3 donne la disposition représentée par la figure 5. Le circuit intégré résultant possède une disposition nettement plus simple qu'un circuit intégré correspondant dans lequel tous les émetteurs des transistors devant être reliés à la masse le sont par une métallisation, la seule variante pour obtenir une performance équivalente. Il en résulte qu'un circuit intégré agencé de la manière représentée sur la figure 5 permet de satisfaire aux exigences imposées pour fournir des courants de
commande aux éléments d'une tête d'imprimante thermique.
Cette connexion à la masse perfectionnée peut être utilisée de façon similaire dans d'autres circuits numériques et analogiques, pour éliminer des problèmes de masse de type décrit en référence à la figure 10, pour simplifier la disposition du circuit intégré par rapport à des connexions à la masse entièrement métalliques, et, par -11- l conséquent, pour réduire les dimensions de la pastille de circuit
intégré pour des performances équivalentes.
L'invention permet donc d'obtenir un réseau de transistors de puissance sous forme intégrée qui satisfait aux exigences qui lui sont imposées. On obtient une uniformité des signaux de sortie tout en conservant une forme rectangulaire ce qui permet une disposition efficace. Bien que l'invention soit particulièrement utile pour réaliser des paires de transistors en montage Darlington en vue de commander une tête d'imprimante thermique, elle peut aussi être utilisée pour d'autres types de circuit de commande, par exemple des circuits de commande d'affichage, de mémoire, et de dispositifs périphériques à courant élevé. L'invention peut également être utilisée pour des réseaux de plusieurs transistors autres que des paires de transistors en montage Darlington, ainsi que pour des réseaux de transistors uniques. L'invention peut également être utilisée avec d'autres types de transistors que les transistors
bipolaires, par exemple des transistors à effet de champs ou autres.
Bien que la description ci-dessus se réfère à une mode de
réalisation préféré, on peut y apporter différentes modifications
sans sortir du cadre de l'invention.
?-533933
-12-
Claims (1)
1 8. Circuit intégré selon l'une des revendications
précédentes, caractérisé en ce qu'il comprend une pluralité de régions dopées situées sous la ligne conductrice entre lesdits transistors et une région d'isolation disposée le long de la ligne conductrice, lesdites régions dopées ayant une longueur croissante
correspondant à la largeur croissante de la ligne conductrice.
9. Circuit intégré selon l'une des revendications
précédentes, caractérisé en ce qu'il comprend une pluralité de contacts de masse connectant de façon ohmi-que la ligne conductrice à la masse, lesdits contacts étant espacés les uns des autres le long de la ligne conductrice et ayant une largeur décroissante
correspondant à la largeur croissante de la ligne conductrice.
10. Circuit intégré selon l'une des des revendications
précédentes, caractérisé en ce qu'il comprend une pluralité de régions de diffusion de contact profond, chacune connectée à une pluralité de régions enterrées dans le circuit intégré passant sous la ligne conductrice, lesdites régions de diffusion de contact profond et lesd1- tes régions enterrées étant connectées aux transistors, et espacées le long de la ligne conductrice, lesdites régions enterrées ayant une longueur croissante correspondant à la
largeur croissante de la ligne conductrice.
l1. Circuit intégré selon l'une des revendications précédentes,
caractérisé en ce que la ligne conductrice a une forme générale trapézoïdale avec une première extrémité relativement large et une deuxième extrémité relativement étroite de façon que ladite ligne ait une largeur croissante de la deuxième vers la première extrémité, les électrodes des transistors définissant aussi une forme générale trapézoïdale avec une extrémité relativement large et une extrémité relativement étroite, l'extrémJté large de la forme des électrodes étant proche de l'extrémité étroite de la forme de la ligne, et l'extrémité étroite de la forme des électrodes étant
proche de l'extrémité large de la forme de la ligne.
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