JPH01216552A - マスタースライス半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマスク−スライス半導体集積回路に関し、特に
抵抗素子を回路内に有するアナログ回路の布線設計を容
易にするマスタースライス半導体集積回路に関する。

〔従来の技術〕

従来のマスタースライス半導体集積回路（以下マスター
スライスＩＣと称する）では、ＣＭＯＳトランジスタを
アレイ状に配置しこれらを結線することにより、デジタ
ルゲートアレイ集積回路を実現しているが、近年、アナ
ログ回路の集積回路についても、開発期間の短縮を主な
目的として、マスタースライスＩＣへの適用が強く望ま
れるようになっている。

例えば、トランジスタと同様に、抵抗、容量素子等も各
々の基本素子を複数個配置しておき、これらを配線する
ことにより所望の回路を構成するものがある。すなわち
、かかる回路は抵抗値が一定の基本素子を直・並列接続
することにより、所望の抵抗値を有する素子を実現する
ものである。

また、上述し九抵抗値が一定の従来例と異なり、抵抗値
の異なる基本素子を被数攬類用意しておき、所望の抵抗
値の設定を容易にするものもある。

これら従来例では、いずれも抵抗の基本素子の配線接続
用開孔部の配置位置は固定されているため、基本素子の
抵抗値そのものの変更は行なえないようになっているの
が一般的である。

第５図は従来め一例を説明するためのマスタースライス
半導体集積回路の抵抗配置部分を示す平面図である。

第５図に示すように、かかる抵抗配置はマスタースライ
ス半導体基板ｌ上に複数個配置された抵抗の基本素子２
に対し、配線領域１１と配線接続用開孔部１２とを適当
な位置に配置し基本素子２を直・並列接続することによ
り、各々抵抗値の異なる複数の抵抗体を実現している。

〔発明が解決しようとする課題〕

しかしながら、上述した従来のアナログ回路用マスター
スライスＩＣにおいては、基本素子の直・並列接続によ
って各攬の抵抗値を実現しなければならないので、 （１）　抵抗値設定の分解能に限界がある。

（２）　　低抵抗を実現するためには、多くの基本素子
の並列接続を行なうことになり、素子の使用効率および
配線効率が下がる。

（３）　　自動設計を適用する場合、直列および並列接
続する基本素子の位置がいつも近接したものであるとは
限らず、抵抗の相対精度を考慮した配線設計が行なえな
いことがある。

という欠点がある。

本発明の目的は、かかる抵抗値設定の分解能の限界を打
破し、低抵抗値の実現にあたっても素子の使用効率や配
線効率を向上させるとともに、抵抗の相対精度を確保し
且つ高密度な布線設計を実現することのできるマスター
スライス半導体集積回路を提供することにある。

〔課題を解決するための手段〕

本発明のマスタースライス半導体集積回路は、半導体基
板上にトランジスタ、抵抗、容量等の各各の基本素子を
複数個配置して得られるマスタースライス基板と、前記
抵抗素子上に設ける配線領域開孔部の配置位置および抵
抗素子接続、抵抗素子上通過用配線の配置情報を定義し
た複数糧類のマクロセルとを有し、これらマクロセルを
用いて抵抗の配置、配線を行なうことにより配線領域接
続用開孔部の形成並びにそれ以降の配線領域を形成しう
るように構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第一の実施例を説明するためのマスタ
ースライス半導体集積回路の抵抗配置部分を示す平面図
である。

第１図番こ示すように、マスタースライス基板ｌ上には
、抵抗の基本素子２が複数個配置されている。例えば、
抵抗領域の層抵抗が２００Ω／口、基本素子の幅をｌθ
μとし、基本素子両端に開孔部を設けた時の両開孔部間
最大距離が１００μとなるように基本素子の長さを設定
ヂしておくことにより、抵抗の基本素子２は最大２にΩ
までの抵抗値を実現することができる。第１図において
は、抵抗値ＩＫΩのマクロセル３ａと抵抗値３Ｋｇのマ
クロセル３ｂが使用されており、また各マクロセル内に
定義された素子上通過配線には、外部配線４が接続され
ている。

第２図（ａ）　、　（ｂ）は共に第１図に示す各マクロ
セル内 第２図−）、（ｂ）に示すように、マクロセル３ａ。

３ｂはそれぞれ外枠５内に端子６および内部通過領域７
を有して構成される。

また、第３図Ｇ）、（ロ）は共に第１図に示す各マクロ
セルの内部構成を示す平面図である。

第３図（−に示すように、マクロセル３ａは内部接続用
配線８と素子通過用配線９および配線接続用開孔部１０
とを有し、また第３図（呻に示すように、マクロセル３
ｂは同様の配線８．９および開孔部ｌＯとを有して構成
される。

かかる第２図Ｇり　、　（ｂ）および第３図（ａ）　、
　（ｂ）に示す各マクロセルの設計においては、配線接
続用開孔部ｌＯの配置位置を適当な位置に変更したり、
内部接続用配線８により直・並列接続を設定する。

また、マクロセル３ａ、３ｂの端子６の配置位置は本来
どこに設定してもよいが、配線設計時の容易さを考慮し
て基本素子の両端部に定義するほうが良い。更に、これ
らマクロセルどおしを並・直列接続させることも可能で
あるが、同一の抵抗値が多数用いられる場合には、新た
にマクロセルをるためのマクロセルのシンボル記号図お
よび内部構成を示す平面図である。

第４図６）、（崎において、第２図（ａ）　、　（ｂ）
および第３図（→、（ｂ）と同じ番号を付した部分は同
一のものを示す。第４図（ａ）　、　（ｂ）において、
６ａは第一の抵抗の端子、６ｂは第二の抵抗の端子であ
る。

かかる第二の実施例におけるマクロセルは、一つのマク
ロセル内−こ二本の抵抗を定義している。

このような構成にすることにより、回路特性上相対精度
を取る必要のある二本の抵抗を本マクロセルで実現させ
るようにしておけば、たとえ自動配線設計によっても、
常に両抵抗は近接していることになる。従って、相対精
度を低下させない配線設計が容易に可能になる。

丁２要するに、本発明の実施例によれば、（１，）　基
本素子の抵抗値の設定が理論上まったく自由であるため
、いかなる抵抗値も実現可能となる。

（２）　低抵抗値に対しては、基本素子を一個用いると
きによって設定可能であるため、素子の使用効率、配線
効率を向上させる。

（３）抵抗の直列および並列接続に対しても、設計者の
考慮を入れた基本素子位置の配置を定義できるので、自
動設計であっても抵抗の相対精度を確保するとともに高
密度な布線設計が行なえる。

〔発明の効果〕

以上説明したように、本発明のマスタースライス半導体
集積回路は抵抗の基本素子の抵抗値を変更でき且つ基本
素子の直・並列接続があらかじめ定義されたマクロセル
を使用するので、従来のアナログ回路用マスタースライ
ス半導体集積回路に比較して、使用する抵抗の基本素子
の数を低減することができ、また相対精度の必要な抵抗
についてはひとつのマクロセルを使用すればよいので、
より大規模な回路を容易に実現できる上に、自動設計の
適用についても容易にする仁とができるという効果があ
る。

【図面の簡単な説明】

第１図は本発明の第一の実施例を説明するためのマスタ
ースライス半導体集積回路の抵抗配置部分を示す平面図
、第２図（ａ）、（＃は共に第１図に示−ｆ各マクロセ
ルのシンボル記号図、第３図（ａ）、（ｂ）は共に第１
図に示す各マクロセルの内部構成を示す平面図、第４図
（ａ）　、　（ｂ）はそれぞれ本発明の第二の実Ａ　例
ヲ説明するためのマクロセルのシンボル記号図および内
部構成を示す平面図、第５図は従来の一例を説明するた
めのアナログ回路用マスタースライス半導体集積回路の
抵抗配置部分を示す平面図である。 ｌ・・・・・・マスタースライス半導体基板、２・・・
・・・抵抗の基本素子、３ａ、３ｂ・・・・・・マクロ
セル、４・・・・・・外部配線領域、５・・・・・・マ
クロセル外枠、６゜６　ａ　ｅ　６　ｂ・・・・・・マ
クロセル端子、７・・・・・・内部通過領域、８・・・
・・・内部接続用配線、９・・・・・・素子上通過配線
、１０・・・・・・配線接続用開孔部。 代理人　弁理士　　内　原　　　音 Ｌ−−−Ｊ　　　　　　　　　　　　Ｌ−−−−−−−
Ｊ（（５）　　　　　　　　　　（ｂ） 第２図 （（Ｌ’）　　　　　　　　　　　　　　　　　　　　
　　　　（ｂン第４図 ｔｔ　　　　Ｎ　　　　　　　　ｎ　　　　　ｔｔ第５
図

Claims (1)

【特許請求の範囲】
1. 　半導体基板上にトランジスタ、抵抗、容量等の各々の
   基本素子を複数個配置して得られるマスタースライス基
   板と、前記抵抗素子上に設ける配線領域開孔部の配置位
   置および抵抗素子接続、抵抗素子上通過用配線の配置情
   報を定義した複数種類のマクロセルとを有し、これらマ
   クロセルを用いて抵抗の配置、配線を行なうことにより
   配線領域接続用開孔部の形成並びにそれ以降の配線領域
   を形成しうるようにしたことを特徴とするマスタースラ
   イス半導体集積回路。