JPH02502054A - プログラム可能な受動素子層を有する半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 プログラム可能な受動素子層を有する 半導体装置およびその製造方法 本発明は、プログラム可能な受動素子層を有する半導体装置に関し、またそのよ うな装置の製造方法にも関する。本発明の範囲には、集積回路（ＩＣ）アレーと 、プログラム可能な受動素子層を含む状態にまで処理された半導体ウェハとが含 まれる。

本発明は、用途特定システムＩＣ（アプリケーションスペシフィックシステムＩ Ｃ＝ＡＳＳＩＣ）の製造を如何に最適化するかという視点に立脚している。ＡＳ ＳＩＣの分野で最も重要なファクターは時間である。「終了サイン」からバッチ を終えてパーツの供給までのターンアラウンドタイムは普通２〜３週間、短くて もせいぜい１週間である。このような状況下では、一つのＩＣの全ての層を処理 するための総所要期間は平均して１２〜１６週間である。したがって、設計に沿 って迅速に処理するためには、顧客の要望に合わせてプログラムできるのはほん の一部の処理のみである。通常この対象はバイアス（金属・金属接触）の有る金 属層と、場合によってはシリコンとの接触の挿入である。ある時期には、チップ 上にシステムを結合させることがＡＳＳＩＣ製造者の目的であったが、これは顧 客の要望に沿ってプログラムされた金属連携線のみを必要とするディジタルデバ イスについては達成されている。本発明は、これより遥かに需要の大きいアナロ グ分野にも対処する。そのためには、より進歩したアナログ機能と複合化したデ ィジタル機能とを完全に結合させることが必要である。これまでこの「システム 結合」は、一つひとつが顧客の特定な要請に沿ってプログラムされた、広範囲の 「全マスク層」セルを用いることによって実現できると考えられてきた。しかし 、この技術は基本的に顧客によって特定化してしまう性質上多くの欠点があった 。

本発明の目的は、顧客が半導体装置たとえばアレー自体に所要の値をプログラム できる融通性の高い技術を提供することである。多くの場合、この「プログラム したいという要請」は受動素子たとえばレジスタやキャパシタのみに限定されて いる。能動デバイスたとえばバイポーラやＣＭＯ３はその値が金属層によってプ ログラムされた整数値に固定されている。

現存する技術においては、受動素子層のプログラミングは、やはり金属層を用い 、レジスタ同士を並列、直列、またはこれらを組み合わせて接続して所要値を作 り出すことによって行われている。しかし、この技術の欠点は、受動素子の値の 範囲が絶対的に固定されているため、素子の値を有用な範囲にするには冗長度を 非常に大きく取らなければならないことである。これは非常に無駄なことである ばかりでなく、顧客の要請に沿った特定の素子値を作れることが必ずしも保証さ れるわけではない。アナログ設計で避けられない大きな問題は、必要とする受動 素子の範囲が極めて広いことである。はとんどの場合、非常に多くのレジスタを 組み合わせて幾つかの小さいキャパシタと一緒に用いる。

本発明者の開発したＢ１ＣＭＯＳプロセスにおいては、プロセス全体の一部に、 ＣＭＯＳデバイスのゲート用およびノくイボ−ラブバイスのエミッタ用にポリシ リコンを用いる。本発明の基本的な目的は、プログラム可能な受動素子層として 、はぼ線型の抵抗特性を持つ材料の層を用いることである。この材料はたとえば ポリシリコンやクロムシシリサイドである。

通常このポリシリコンのような材料はプログラム可能な抵抗素子としては考えら れていない。それは１、ポリシリコン層は普通はＣＭＯ３技術の分野でのみ生じ るが、その抵抗が比較的低いため（単位面積当たり５０オーム）ＣＭＯ３の線型 設計には不適合であるからである。しかし、パイボーラデノくイスと微細フォト リソグラフィー技術（１，５μｍ）の出現に伴って、これらの材料が極めて有用 かつ適正になってきた。

本発明の一つの態様によれば、はぼ線型の抵抗特性を有しかつ受動素子でプログ ラムされるように配列された材料の層を含む半導体ウェハが提供される。

本発−明のもう・一つの態様によれば、はぼ線型の抵抗特性を有しかつ受動素子 でプログラムされた材料の層を含む、アナログまたはアナログ／ディジタルのＩ Ｃアレーが提供される。

上記層の材料としては、ポリシリコンまたはクロムシシリサイドが望ましい。

更に、本発明によれば、 ａ）能動デバイスの少なくとも一部を画成する第一のエツチング工程、 ｂ）はぼ線型の抵抗特性を有する材料の層を堆積させる工程、および、 Ｃ）上記層上に所要の受動素子をバターニングする工程を含んで成る、半導体ウ ェハまたはＩＣアレーを製造する方法が提供される。

受動素子のバターニングは、能動素子を画成する第一のエツチング工程の後の第 二のエツチング工程によって行うことが望ましい。

能動素子のバターニングの後に金属の画成工程を少なくとも一回行うことが望ま しい。

本発明の主要な利点は、特性にも寸法にも実質的な損傷を及ぼさずに、高い効率 でレジスタおよびキャパシタを画成すなわち形成し必要部材を付与できることで ある。本発明は特にＢ１ＣＭＯＳプロセスに適しているが、それに限定されるわ けではない。

低コストの（ｘｌ）マスク技術を用いて、受動素子を作成する領域をバターニン グすることができる。これは、用いる基本技術が０．８μｍ程度の処理精度レベ ルでも可能である。

このバターニング工程を比較的後の方の段階で行うことが有利である。たとえば 、プログラム可能な標準金属アレー上にもう一層だけ余分に層を形成すれば、コ スト的に極めて向上する。また、ターンアラウンドタイムを１週間とすることも できる。アナログ設計者が上記のように種々の利点を同時に享受できるのはこれ が初めてであり、このことはＣＡＤシステムにおけるトポグラフィ−マツプとし て保持され得る広い範囲の標準セルを作り上げるために重要なことである。

本発明がより十分に理解されるために、以下に添付図面を参照し、実施例によっ て本発明を更に詳しく説明する。

添付図面中、第１図はＢ１ＣＭＯＳアナログアレーの一例を部分的に示す図であ って、プログラム可能な受動素子領域がどのように上記アレー内に組み込まれる かを示す図、第２図は本発明にしたがってＩＣアレーを作る処理工程を示す図、 第３図は別の態様のアナログアレーを示す図、−第４図は更にもう一つの態様の アナログアレーを示す図、第５図は本発明にしたがったシステム全体の配置図で ある。

以下にＢ１ＣＭＯＳプロセスを参照して説明するが、もちろん本発明はこれ以外 の製造プロセスについても適用できる。

添付図面において、バイポーラデバイスをＢＳＰ−チャネルＭＯ３）ランジスタ をＰＳＮ−チャネルＭＯ３）ランジスタをＮ、レジスタをＲ１キャパシタをＣで 表しである。

第１図に、典型的なアナログアレーを示す。受動素子（ここではレジスタＲおよ びキャパシタＣとして示す）が作られる（すなわちバターニングされる）領域全 般を、能動素子Ｂ。

Ｐ、　Ｎに跨がるハツチング領域１０で示す。配電線を−ＶＳ。

＋Ｖｓ、ＯＶ、　十Ｖｓ、−Ｖｓで示す。中央の能動素子ＰおよびＢのグループ １２を基本増幅器ブロックとすることができる。第１図中の右側の能動素子Ｎお よびＰのグループ１４を必要に応じたロジックゲートとすることができる。各能 動素子の幅を２４μｍとして示した。能動素子間隔は６μｍピッチのグリッドに 基づいている。

第２図に、本発明のウェハあるいはＩＣアレーの製造に含まれる工程を示す。最 初にマスクをたとえば１２個使って従来のＢ１ＣＭＯＳプロセスの工程（概括的 に１６で表す）を行う。このプロセスの一つの工程として第２図に示したように 第１のエツチング工程１８があり、この工程１８ではポリシリコン層をエツチン グしてＣＭＯＳデバイスのゲートおよびバイポーラエミッタ、すなわち能動デバ イスを画成する。

次に、同図中２０で示したようにウェハのイオン注入等を行う。その際にＣＭＯ ３のソース／ドレーンのイオン注入が行われる。次に、はぼ線型の抵抗特性を有 する材料の層（この例ではポリシリコンとして示した）をアレーの受動素子用領 域内に堆積させる（工程２２）。ここで重要な点は、シリコン表面の上にポリシ リコン層が堆積することである。この工程の流れにおいて、この層２２の位置は 顧客のプログラミングにとって理想的である。このようにして作られたウェハは 積み重ねて貯蔵しく２４）、顧客の特定の要望に応じて更に処理を行うまで待機 させる。そして、顧客から必要とする受動素子値および能動素子値の指示があっ たらウェハを更に処理する。これを図中では第２のエツチング工程２６を含めて 示しである。画成されたＣＭＯＳゲートおよびバイポーラエミッタは現状ではま だ素子が作成されていない受動素子用領域と共にフォトレジスト膜で被覆され、 そしてマスクを用いたポリシリコン領域のエツチングによって、既に画成された 領域に所望の受動素子が作られる。これら既画成領域（たとえば第１図に１０で 示す）には能動素子が無い。上記の第２のエツチング工程によって、受動素子領 域１０が作成される。

このようにすれば、顧客が自分自身の受動素子値をアナログ設計アレー上に規定 できるアレーを作ることが可能である。

上記の第２のエツチング工程の後に、対応した形のＢＰＳＧ（硼素燐シリコンガ ラス）の被覆とＲＴＡ　（ラピッド・トランジェント・アニール）とを行う（２ ８）。次に、受動素子を標準の金属連携線を用いて接続することができる。これ を、２つの金属層とバイアスの形成を含む３マスク段階として第２図に概括的に ３０で示した。第２のエツチング工程後のこれらの処理段階は極めて容易かつ迅 速である。以上の説明から分かるように、前処理された状態でレジスタおよびキ ャパシタの作成と金属接続とを行うために待機中のウェハを、基本のＢ１ＣＭＯ Ｓプロセス後に中間工程として顧客からの要望待ちのために待機させることがで きる。このようにすることによって更に有利な点は、この貯蔵中の段階でウェハ を検査して、プログラムするための不具合の有無を確認できることである。本発 明のこの方法によれば、十分にプログラム可能なレジスタ値およびキャパシタ値 を顧客に提供でき、進歩したアナログアレーで用いられる方法をロジックアレー で用いられるのとほとんど同一にすることができるという利点がある。この方法 によれば、十分な自動ルーティング能力を持つ真の「素子の海」を作ることがで きる。金属ルーティングチャネルを作製するためにポリシリコンレジスタを用い ることもできる。以上の説明では、工程２２で堆積させる材料としてポリシリコ ンを用いたが、クロムシシリサイドを代わりに用いることができる。すなわち、 本発明の範囲には、線型またはほぼ線型の抵抗特性を有し他の製造プロセス工程 と適合性の有るどのような材料をも含む。

第３図および第４図に、第１図のアナログアレーの配置に対する別の二つの態様 を示す。配置は主としてＢ、　Ｐ、　Ｎ能動素子間の所要比率とレジスタＲおよ び／またはキャパシタの合計値とによって選択する。第４図において、能動素子 Ｂ。

Ｐ、　Ｎはロジックゲートであり、受動素子３２はカッドデバイスである。

第５図に、ディジタル部とアナログ部とを含むＩＣアレー全体の配置の一つを示 す。ディジタル部３４は金属プログラム可能な標準セルのコンパクト化されたア レーであり、アナログ部３６は前記と同様に作製されていてよい。これらの間に テストロシック領域３８が設けられている。この場合、ディジタル部３４とアナ ログ部３６の面積比率としては４対１程度が望ましい。

国際調査報告 ｍｓ＋ｗａａａ＋ｌ＋ｋｅｅｌｉｔｓ＋１ｍ１ｌｓ、　ＰＣＴ／Ｇ３８Ｂ１００ ９９５国際調査報告 ＧＥ＋　８８００９９５ −　ＳＡ　２５１２１

Claims (15)

【特許請求の範囲】
1. １．ほぼ線型の抵抗特性を有しかつ受動素子でプログラムされるように配置され ている材料の層を含む半導体ウエハ。
2. ２．ほぼ線型の抵抗特性を有しかつ受動素子でプログラムされた材料の層を含む 集積回路アレー。
3. ３．前記材料がポリシリコンである請求の範囲第１項また第２項に記載の半導体 装置。
4. ４．前記材料がクロムジシリサイドである請求の範囲第１項また第２項に記載の 半導体装置。
5. ５．前記受動素子が前記材料の層をエッチングすることによって形成された、請 求の範囲第１項から第４項までのいずれか１項に記載の半導体装置。
6. ６．前記受動素子が能動素子の間の領域にある請求の範囲第１項から第５項まで のいずれか１項に記載の半導体装置。
7. ７．ＣＭＯＳデバイスおよび／またはバイポーラデバイスを含む複数の能動素子 と上記能動素子のゲートを画成するまでエッチングされたポリシリコンの層とを 含んで成り、上記プログラム可能な材料の層がその下のシリコンの表面に堆積し ている請求の範囲第１項から第６項までのいずれか１項に記載の半導体装置。
8. ８．前記受動素子でプログラムされた層の上に、対応した形の硼素燐シリコンガ ラス被膜と金属接続のための少なくとも一つの金属層とを含む請求の範囲第７項 に記載の集積回路アレー。
9. ９．ａ）能動デバイスの少なくとも一部を画成する第一のエッチング工程、 ｂ）ほぼ線型の抵抗特性を有する材料の層を堆積させる工程、および、 ｃ）上記層上に所要の受動素子をパターニングする工程を含んで成る、半導体ウ エハまたはＩＣアレーを製造する方法。
10. １０．前記受動素子のパターニングを第二のエッチング工程によって行う請求の 範囲第９項に記載の製造方法。
11. １１．未だ素子が作成されていない受動素子用領域をフォトレジストで被覆した 後に、マスクを用いて前記第２のエッチング工程を行う請求の範囲第１０項に記 載の製造方法。
12. １２．前記受動素子のパターニングの後に金属の画成工程を少なくとも一回行う 請求の範囲第９項、第１０項、または第１１項に記載の製造方法。
13. １３．前記プログラム可能な層の材料がポリシリコンまたはクロムジシリサイド である請求の範囲第９項から第１２項までのいずれか１項に記載の製造方法。
14. １４．前記第１のエッチング工程をポリシリコンの層に対して行って前記能動デ バイスのゲートを画成する請求の範囲第９項から第１３項までのいずれか１項に 記載の製造方法。
15. １５．前記プログラム可能な材料の層を前記第１のポリシリコン層上に直接堆積 させる請求の範囲第１４項に記載の製造方法。