JPH07120826B2

JPH07120826B2 - 集積回路チツプ

Info

Publication number: JPH07120826B2
Application number: JP62103445A
Authority: JP
Inventors: ジエイコブ・カークパトリック・ヒグス
Original assignee: スプラグ・エレクトリツク・カンパニ−
Priority date: 1986-04-28
Filing date: 1987-04-28
Publication date: 1995-12-20
Anticipated expiration: 2010-12-20
Also published as: JPS62260376A; DE3713901A1; US4709214A; CA1252220A

Description

【発明の詳細な説明】産業上の利用分野本発明は、差動増幅器に接続されたホール素子を有する
半導体集積回路チツプに、またさらに特定化すれば、低
オフセツト出力電圧を持つ、前述のような集積回路に関
するものである。

従来の技術集積化されたホール素子は、普通、１つのホール軸に沿
つたエピタキシヤルホール素子領域を通して、一定の動
作用電圧が印加されるように対向して設けられる１組の
抵抗性接続部と、またホール領域の１つの軸に垂直な方
向を持つ別の軸上に置かれる別の対向した１組の出力用
抵抗性接続部とを有する薄いＮ型エピタキシヤル領域を
伴う、絶縁されたPNジヤンクシヨンを含んでいる。

出力用接続部に現われる電圧は、２つのホール軸と直交
する方向においてホール素子に加えられる磁界に相当す
る大きさと極性とを有している。

ホール素子を磁界のセンサーとして使用する時には、普
通、直交する磁界がゼロならばホール出力電圧もゼロで
あるということが重要である。

しかし、ゼロオフセツト電圧を持つホール素子を製造す
ることは不可能であり、またホール素子オフセツト電圧
を２桁も補うよう減少させたり、補償するようなことも
また難しい。

低オフセツト電圧のための基本的な要求は、２つのホー
ル素子軸に関する抵抗性接続部の対称性である。

しかし、完全な対称性を得たとしても、処理中に、ある
いは周囲の保護パツケージによつて与えられる、集積回
路中の物理的ストレス（応力）によつてオフセツト電圧
は存在する。

時々、ゼロオフセツト電圧に近い値を持つ集積化された
ホール素子が製造されることがあるが、要因として関係
するストレスが偶然に対向して、影響を除去してしまつ
たためであり、再現性も有用性もない。

この状況に対応するため、多くのオフセツト電圧補償回
路が考案されている。全体的に、それら回路は外部回路
の調節装置によつて、ホール素子の動作において測定さ
れた非対称量を求める装置の上になり立つている。

１つの方法は、１つの軸上にない別の動作用電流接続部
を付加し、そこを通してオフセツト電圧調節電流を供給
することである。別のそしてさらに多くの方法は、存在
するホール素子の１つの出力用接続部を通してオフセツ
ト電圧調節電流を供給することである。

それら両方の方法において、オフセツト調節電流の調節
は集積化された各ホール素子が製造された後に行なわれ
る。

アンバランスな動作用電流による方法の説明は、1978年
12月のIBM技術開示報告第21巻第７号の2,717〜2,718ペ
ージにわたつて行なわれている。1,984年８月14日付で
分布された、アベリーとヒツグスによる特許US4,465,97
6、これは本発明と同じ代理人から提出されたものであ
つた、の中ではアンバランスなホール素子出力用電流に
よる方法を具体化した集積型ホール素子が説明されてい
る。

これもまた、本発明と同じ代理人から提出されている、
1,986年３月25日付で公布されたヒツグスとヒユーメニ
ツクによる、審理中の出願US4,578,692においては、集
積化されたホール素子中のオフセツト電圧に関係するス
トレスを減少させる直接的な方法を説明している。

そこでは、４つのホールセルのアレーが、並列に接続さ
れた出力を有し、また１つのセルのオフセツト電圧が他
のセルのそれによつてオフセツトされて、その結果合成
されたオフセツト電圧が従来技術において知られている
よりも著しく減少されるように対向する動作用電流を用
いる方法が説明されている。しかし、この特許において
は１つのホール素子として働く４つのホールセルは絶縁
されたモウトを持つ広いPNジヤンクシヨンに囲まれてお
り、それは半導体基板中の内部ストレスを含む非対称ド
ープ領域が４つのホール素子上の非対称ストレスを生じ
させることを防止するよう、周囲回路から４つの自己補
償セルを絶縁することにより、オフセツト電圧の発生を
さらに減少させる。

発明の目的本発明の目的は、４つのホール素子とホール電圧増幅器
とを含む集積回路のオフセツト電圧をさらに減少させ、
さらに良く制御しようとすることである。

発明の構成上記目的ないし課題は本発明により特許請求の範囲第１
項の構成要件により解決される。すなわち集積回路チツ
プは、１つの導電タイプの基板を含むもので、その基板
には、その一方の表面上に成長させた反対のタイプのエ
ピタキシヤル層を持つている。

ホール素子は４つの分離されたホールセルのアレーから
成つており、それらセルは並列に接続された出力を持
ち、またエピタキシヤル層の外側表面のほとんど中央部
に設けられている。

ホール素子を囲んでいるエピタキシヤル層の別の部分は
ホール電圧増幅用差動増幅回路および他の回路要素を含
んでいる。差動増幅回路は２つのバイポーラ型トランジ
スタを含んでいる。ホール素子は、ホール素子を囲むモ
ウトによつてトランジスタおよび他の要素から分離され
ている。

モウトは、ホール素子を、周りのエピタキシヤル層部分
に組み込まれているストレスからホール素子を絶縁する
ため、中間に反対の極性のエピタキシヤル材料の帯域を
持つ２つの濃度の高いドープ絶縁壁から作られている。

増幅用トランジスタは互いに他に対して近くに位置し、
それらトランジスタがホール素子に対して等しい熱的結
合を持つように、ホール素子の１つの軸の両側に設けら
れる。それらトランジスタのエミツタ部分は特別に大き
なものであるが、即ちそれらは１つのホール素子の大き
さの、少なくとも15％程度になるものである。

本発明は、前述の米国特許第4,465,976号明細書に説明
されているような集積回路、即ち各回路がモウトで保護
された４つのセル型のホール素子が標準的な差動増幅器
に接続されているような回路、においてはホール素子オ
フセツト電圧の製造におけるチツプ間の変動は、増幅器
出力におけるオフセツト電圧の変動の源は主として増幅
器それ自体のバランス制御の欠陥に帰因するものである
から、少ないとの認識に立つている。

しかも本発明は、製造された各チツプのホール素子と差
動増幅器の結合した、合成オフセツト電圧の制御を維持
するには、１組の増幅器要素、および特に１組の増幅用
トランジスタがチツプ上の主要な発熱源であるホール素
子に対してバランスされたサーマルカツプリングを持つ
という必要があることも認めている。

実施例第１図、第２図および第３図を参照すると、集積回路チ
ツプ10は、Ｐ型シリコン基板11を覆うエピタキシヤルポ
ケツト14,16,18および20に形成された４つのホール素子
のアレーによつて作られるホール素子12を有している。

それらポケツトはＰ＋型の絶縁壁22の十字形システムに
よつて分離されている。この４つのセル形ホール素子
は、環状の絶縁壁24によつて囲まれ、また限定されてい
る。

壁24は外部絶縁壁26によつて囲まれており、外部絶縁壁
は壁24に関して大よそ共心的に隔てられている。

壁24と26との間には、Ｎ型エピタキシヤル帯域28が存在
する。ホール素子12の近くには、エピタキシヤルポケツ
ト30および32がある。第１図において、絶縁性不動態化
層34はチツプ10のエピタキシヤル表面を覆うように示さ
れている。

集積回路チツプ10の構造的な特徴のいくつかは、チツプ
10内におけるホール素子のストレスを最少とするのに役
立ち、また、ホール素子出力電圧に寄与するストレスに
対称性を与えるものである。

ホール素子12はチツプ10内の内側寄りに、そして実際の
ところチツプの中央にあつて、チツプエツジに関係する
ストレスを防止している。そのことは、曲げや圧縮、に
よるパツケージストレスを減少させる。

４つのプレート40,42,44および46を有する金属フイルム
導体のシステムはそれぞれ、ホールセルポケツト14,16,
18および20を覆い、また電気的に互いに、そしてセンシ
ングコンタクト38a,38b,38cおよび38dに、さらにテスト
パツド36に接続されている。ホールセンシングコンタク
ト39a,39b,39cおよび39dは、絶縁性不動態化層34におけ
る穴（示されていない）を通してそれぞれ、導電体40,4
2,44および46に接続されている。導電体40,42,44および
46は各ホールセルの大部分を覆うように作られ、それに
よつてホールセル表面を同じ電位とすることによつて表
面を電気的に安定させ、そして時間的により少ないドリ
フトを有するとともに、予想されるオフセツト電圧をよ
り低くさせる。

４つのホールセルの各々は、第２図において見られるよ
うに、ホール素子12の中央に関する放射状の軸方向の線
（示されていない）上に設けられた１対の電力用接続部
51および53を持つている。これら接続部の対、51a−53
a,51b−53b,51c−53cおよび51d−53dは並列に、即ち直
流電源に接続される時には、ホール素子の励起電流がホ
ール素子12の中央に関して対称的な放射状方向に流れる
ように、接続される。小さな十字状接続部55はＰ＋絶縁
壁22を、そしてＰ−基板を基としている。金属パツド50
は標準接続線（示されていない）を通して外部に接地さ
れる。

第１図および第２図を参照すると、各ホールセルのため
の電力接続部51a−53a,51b−53b,51c−53cおよび51d−5
3dそれぞれもまた、ホール素子12の出力における、スト
レスから生じるオフセツト電圧を最少にするためにホー
ルセルのオフセツト電圧を打ち消すような方向で、並列
に接続されている。

ホール素子12は11ミクロンの厚さのエピタキシヤル層を
有しており、また合計50ミクロンの、例えばＰ＋壁24と
Ｎ−エピタキシヤル帯域28およびＰ＋壁26のような均一
の添加物の輪郭を持つ広い領域を有するモウトによつて
囲まれている。このモウトは望しい以上のチツプの実際
の面積を占有しているが、多くの場合、このモウトがホ
ール素子上のストレスを改善することによつて、ホール
出力オフセツト電圧を良好に制御できることから、この
コストは十分にとり戻すことができる。このことは、前
述の米国特許第4,465,976号明細書中に十分説明されて
いる。外側モウト壁26は10ミクロンの幅を持つている
が、しかしこれは十分に使い勝手の良い大きさである。
内側モウト壁24は10ミクロンの幅である。

多数のウエフアは、前述米国特許第4,465,976号中の第
２実施例に説明した種類の、何百という数の集積回路チ
ツプを、各々が含むように作られる。

各チツプは、２重の絶縁壁状の保護モウト（ほり）によ
つて囲まれた４つのホールセルのアレーと増幅器からな
るホール素子を有している。磁界のないところで、ホー
ル素子出力電圧と差動増幅器出力電圧の測定が行なわれ
るが、これは１つのウエフアから、ウエフアの全表面に
わたつてチツプ位置を表わすような１群の集積回路チツ
プについてのみ、行なわれる。

このような４つのセル型ホール素子と保護モウトの構成
は、0.32mVという極めて低い平均ホール素子出力（オフ
セツト）電圧を発生させた。この量に相当する等価磁界
は約17ガウスである。さらに期待を上回つたのは、それ
らオフセツト電圧のチツプ間のバラつきが極めて小さい
ことであつて、即ち、標準偏差は0.22mVであつた。

さらに、４つのホール素子オフセツト電圧データに対す
るチツプの寄与についても、差動増幅器の出力において
オフセツト電圧を測定することによつて調べられた。

当然、この電圧はホール素子ならびにそれに続く１段の
差動増幅器の両方における非対称性をも含むものであ
る。この合成オフセツト電圧の標準偏差は13mVであつ
た。

集積チツプ10は、第４図の回路図に示されたような、即
ち、その入力が４つのセルからなるホール素子12の出力
に接続された、差動増幅器60を含んでいる。

第４図に見られるように、２つの隣接した、差動的に接
続された増幅用トランジスタ62および64は、対称的に隣
接しており、また４つのセルからなるホール素子12の中
心を通る放射状の軸65の両側に位置決めされる。ホール
素子軸（65）に関するこの対称的位置は、ホール素子12
への２つのトランジスタ62および64の熱的結合の平衡を
与えるものであり、これはホール素子からそれら２つの
トランジスタに同じ割合いで熱を伝達すること、およ
び、こうしてトランジスタの動作パラメータ、例えば電
流利得、の不平衡によつて増幅器出力が不平衡となるの
を防ぐことによつて行なわれる。

同じ方法によつて、増幅器コレクタ抵抗66と68は隣接し
ており、またホール素子12の放射状軸69に関して対称的
に位置決めされ、同様にエミツタ抵抗70と72も隣接して
おり、ホール素子12の放射状軸75の約25゜以内にある線
73の両側に対称的に位置している。これらの位置はま
た、各抵抗器の熱的結合を対として、ほとんど完全なも
のとするのに役立ち、またホール素子からの１組の抵抗
器各々への熱伝達が等しい割合で行なわれることとな
る。

ホール素子の感度は、直接的に、そこを流れる動作用電
流に比例するため、その電流を増加させるか、または所
定のホール素子の両端電圧、例えばVccを増加させるこ
とが常に奨励されてきた。しかし、このことはホール素
子オフセツト電圧をも比例的に増加させてしまうことに
なる。

保護モウトによつて囲まれた４つのセルからなるホール
素子は、前述方法よりもホール素子オフセツト電圧を小
さくし、その結果ホール感度対オフセツトの比を増大さ
せる。

そして、増幅器要素の組の熱的結合を平衡させることに
よつて、動作電流の増加は増幅器に原因するオフセツト
電圧上には実質的に何の影響も与えない。

前述の位置は、差動増幅器要素の組の間における熱的傾
斜を減少させるが、同じ要素を同じ寸法と形状とするこ
とは、製造におけるランダム寸法変化による、１組の要
素間の非対称の発生を減少させる。

特に、トランジスタ62と64のエミツタ76と78はそれぞ
れ、標準的な通常の集積化されたNPNトランジスタのそ
れよりも約30倍も大きく、そして18,900平方ミクロンの
面積を有している。このエミツタ面積は、１つのホール
セル、これらは各々40,000平方ミクロンの面積を有して
いる、の半分を占める。

従来技術による前述のような増幅器用トランジスタのエ
ミツタ部分は、正方形であつて約675平方ミクロンの面
積を有している。それらの２つが並列に接続されて、差
動増幅器用トランジスタの１組を形成する。

エミツタ領域は、電流利得を含む重要なトランジスタパ
ラメータに直接的に関係する。

ここで用いられている広いエミツタ領域は、ダイからダ
イに、またウエフアからウエフアに、わずかな操作によ
つて再現させることができる。こうして、トランジスタ
の１組の間でのエミツタ形状比は極めて安定したもので
あり、製造工程における再現性もよい。実際、通常より
も10倍大きな面積のエミツタ領域を作ることは、オフセ
ツト電圧の制御を著しく改善することとなる。

そのことは、もしエミツタ面積が１つのホールセルのそ
れの少なくとも15％に作られるならば、この形状比はオ
フセツト電圧の制御上要因としてはるかにより少ない重
要度の因子（フアクタ）となることを示している。ま
た、エミツタ寸法のより良好な制御は、ここで行なわれ
ているように、丸いエミツタを用いることによつて得ら
れる。

同様な方法によつて、エミツタ抵抗は少なくとも40ミク
ロンの幅を有している。この実施例においては、それら
の幅は80ミクロンである。それほど重大なものではない
が、同じくコレクタ抵抗も、通常より太く作られてい
る。それらは少なくとも15ミクロンであり、またこの実
施例においては、それらは20ミクロンの幅を持つてい
る。

いくつかのウエフアは、それぞれが何百もの、前に説明
した望ましい実施例の集積回路チツプを含むようにして
作られた。磁界のないところでホール素子出力電圧の測
定が、ウエフアの全表面にわたるチツプ位置を表わす１
群のチツプについて行なわれた。

ホール素子オフセツト電圧は、チツプ間において0.15mV
の標準偏差を有していた。差動増幅器の出力において測
定された総合オフセツト電圧は2.5mVの標準偏差を有し
ていた。前述の米国特許第4,465,976号の従来技術集積
回路は基本的に、本発明の望ましい実施例と同様の、ホ
ール素子とモウトの設計を有している。

両方の場合における増幅器利得は約11であり、従来技術
のチツプの総合オフセツトの標準偏差が13mVであるのに
比し、ここでの総合標準偏差は2.5mVであることから、
約５倍という極めて大きな改善がもたらされた。

望ましい実施例における集積回路は、集積回路技術にお
いて良く知られている、完全に標準的な処理によつて作
られる。

しかし、前述のエミツタ抵抗70および72、コレクタ抵抗
66および68、ならびにトランジスタベース77および79を
含む部分は総て、１つのイオン注入ステツプ、例えば1.
5×10¹⁵ホウ素原子/cm²のようなステツプによつて形成
されるものであることを注目すべきである。この抵抗と
ベースの同時形成は、達成されたオフセツト電圧の極め
て良好な制御に大きく寄与していることは認め難い。オ
フセツト制御は増幅器要素の組の平衡のとれた熱結合の
組み合わせと、ホール電圧増幅用トランジスタの特別に
大きな寸法とによるものである。

これまでに説明されてきた望ましい実施例において、ホ
ールセルは絶縁壁22によつて互いに分離されていたが、
単独のエピタキシヤルポケツト中に形成された少なくと
も４つのサブホールセルを有するような、他の公知の複
合的なホール素子構成に置換することも、本発明の範囲
内にあるものとして考慮することができる。

発明の効果４つのホールセルを持つ集積回路のオフセツト電圧を極
めて減少させ、また良く制御できるようになつた。

【図面の簡単な説明】

第１図は、ストレス解放モウトによる４つのセルのうち
の２つのホール素子境界と、ホール電圧を増幅するため
の大きなトランジスタの組の１つとを示すために面１−
１で切つた、本発明の集積回路チツプの断面図であり、
第２図は面１−１の位置を含む、第１図の集積回路の部
分的平面図、第３図は不動態化（パツシベーシヨン化）
層の下の金属導体とトランジスタを取り去つて破線で表
わした、第２図の集積回路の別の部分的平面図、第２図
および第３図は同じ倍率で描かれているものであつて、
第１図の水平倍率に対して0.58の割合いで縮小されてい
る、第４図は第１図、第２図および第３図の集積回路チ
ツプの４つのセルのホール素子と差動増幅器の内部接続
を示す回路図である。 10……チツプ、11……基板、12……ホール素子、14,16,
18,20……アレー、22,24,26……絶縁壁、28……エピタ
キシヤル帯域、30,32……エピタキシヤルポケツト、34
……不動態（パツシベーシヨン）化層、36……パツド、
38,39……センシングコンタクト、40,42,44,46……プレ
ート、50……パツド、51,53……電力用接続部、55……
十字状接続部、60……差動増幅器、62,64……トランジ
スタ、65……軸、66,68……コレクタ抵抗、69……軸、7
0,72……エミツタ抵抗、75……軸

Claims

【特許請求の範囲】

【請求項１】集積回路チップにおいて、一方の導電形の半導体基板と、該半導体基板の一方の面
上に設けられた他方の導電形のエピタキシャル層と、並
列に接続された出力側を備え前記エピタキシャル層の外
側表面のほぼ中央部分に配置された４つのホールセルの
アレイから成るホール素子と、２つのバイポーラトラン
ジスタを含む差動増幅器回路とを有しており、ホール素子を取り囲んでいる前記エピタキシャル層の他
の部分には前記差動増幅器用のトランジスタおよび他の
回路コンポーネントが含まれており、前記ホール素子はこれを取り囲むモウトによって、前記
のトランジスタおよび他の回路コンポーネントから分離
されており、前記モウトは、前記一方の導電形の重度にドープされた
一対の絶縁壁から成り、かつ該一対の絶縁壁の間に反対
の導電形のエピタキシャル材料の帯を有しており、これ
により前記ホール素子は、これに隣接して取り囲むエピ
タキシャル層の部分における組み込みストレスから絶縁
分離状態におかれ、前記トランジスタは、ホール素子に対し等しい熱結合を
有するよう、互いに接近しかつ該ホール素子の中心を通
る該素子の１つの軸の両側に位置決めされており、各トランジスタのエミッタは、各ホールセルの１つの領
域の少なくとも約15％の領域を有することを特徴とす
る、集積回路チップ。
【請求項２】前記エミッタの各々はエピタキシャル層表
面においてほぼ円形の形状を有する、特許請求の範囲第
１項記載の集積回路チップ。
【請求項３】前記差動増幅器回路は各エミッタにそれぞ
れ接続された２つのエミッタ抵抗を有しており、該エミ
ッタ抵抗は、それらの製造に際して各抵抗の抵抗値の比
を狭い許容差内で繰り返し維持できるよう、40ミクロン
よりも大きい幅と長さを有する、特許請求の範囲第２項
記載の集積回路チップ。
【請求項４】前記エミッタ抵抗はホール素子の放射軸の
20度以内の線の両側に対称的に位置する、特許請求の範
囲第３項記載の集積回路チップ。
【請求項５】前記差動増幅器回路は、２つのトランジス
タのコレクタにそれぞれ接続された２つのコレクタ負荷
抵抗を含み、該抵抗は互いに接近しており、かつ前記ホ
ール素子の放射軸の20度以内にある線の両側に位置して
いる、特許請求の範囲第１項記載の集積回路チップ。
【請求項６】拡散された前記コレクタ抵抗はそれぞれ少
なくとも15ミクロンの幅である、特許請求の範囲第５項
記載の集積回路チップ。