DE3713901A1 - Integrierter schaltkreischip - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf einen integrierten Schaltkreischip nach dem Gattungsbegriff des Patentanspruches 1. Dieser Schaltkreischip enthält ein Hall-Element, das mit einem Differentialverstärker verbunden ist, wobei der integrierte Schaltkreis insbesondere eine Ausgangsspannung mit geringem Offset aufweisen soll.

Das integrierte Hall-Element umfaßt typischerweise einen PN-Übergang, der in einem dünnen Epitaxialbereich vom N-Typ isoliert ist und ein Paar von entgegengesetzt angeordneten ohmschen Kontakten aufweist, durch welche eine konstante Anregungsspannung entlang einer Hall-Achse an den epitaxialen Hall-Elementbereich angelegt werden kann und wobei ein anderes Paar von entgegengesetzt angeordneten ohmschen Ausgangskontakten in einer anderen Achse des Hall-Bereiches angeordnet sind und rechtwinklig zu der erwähnten einen Achse angeordnet sind. Eine Hall-Spannung tritt an dem Ausgangskontakt auf und besitzt eine Größe und Polarität entsprechend dem magnetischen Feld in dem Hall-Element, das orthogonal zu den zwei Hall-Achsen verläuft.

Wenn das Hall-Element als ein magnetischer Feldsensor verwendet wird, ist es gewöhnlicherweise von Bedeutung, daß die Hall-Ausgangsspannung zu Null wird, wenn das orthogonale magnetische Feld den Wert Null aufweist. Es ist jedoch unmöglich gewesen, Hall-Elemente herzustellen, deren Offset-Spannung Null beträgt, und die Anstrengungen, die Gründe für die Offset-Spannung zu verstehen und die Offset-Spannung des Hall-Elementes zu reduzieren bzw. zu kompensieren, reichen zwei Dekaden zurück.

Eine primäre Anforderung für eine geringe Offset-Spannung ist an die Symmetrie der ohmschen Kontakte bezüglich der beiden Achsen des Hall-Elementes zu stellen. Aber auch bei perfekter Symmetrie existiert eine Offset-Spannung aufgrund der physikalischen Beanspruchungen in dem integrierten Schaltkreis, die während der Herstellung aufgeprägt worden sein können oder durch eine umgebende Schutzhülle auferlegt werden.

Gelegentlich kann ein integriertes Hall-Element mit einer Offset-Spannung von nahezu Null erzeugt werden, aber ein solches Element ist nicht reproduzierbar und verwendbar, da die durch die Beanspruchung verursachten Faktoren zufällig einen entgegengesetzten und sich aufhebenden Effekt aufweisen.

Aufgrund dieser Situation sind viele Schemen für die Kompensation der Offset-Spannung vorgeschlagen worden. Im allgemeinen basieren diese Schemen auf einem Mittel zur Einführung eines kontrollierbaren Betrages von Asymmetrie beim Betrieb des Hall-Elementes durch eine externe Schaltkreis-Einstelleinrichtung. Eine Lösung besteht darin, einen weiteren Stromanregungskontakt nicht in der einen Achse hinzuzufügen und durch diesen einen Offset-Spannung-Einstellstrom zuzuführen. Eine weitere und näher variierte Lösung lieferte einen Offset-Spannung-Einstellstrom durch einen der bestehenden Ausgangskontakte des Hall-Elementes. In beiden Lösungen erfolgt die Einstellung des Offset-Einstellstromes für jedes integrierte Hall-Element nach seiner Herstellung.

Repräsentativ für die Lösung des nicht-ausgeglichenen Anregungsstromes ist diejenige Lösung, die in dem IBM Technical Disclosure Bulletin, Band 21, Nr. 7, Dezember 1978, auf den Seiten 2717-2718 beschrieben ist. In der US-PS 44 65 976 ist ein integriertes Hall-Element beschrieben, das von der Lösung des nicht-ausgeglichenen Hall-Element-Ausgangsstromes Gebrauch macht.

In der US-PS 45 78 692 ist eine direkte Lösung beschrieben, um die durch die Beanspruchung verursachte Offset-Spannung in einem integrierten Hall-Element zu reduzieren. Dort ist ein Feld von vier Hall-Zellen angeordnet, deren Ausgänge parallel geschaltet sind und entgegengesetzte Anregungsströme aufweisen, so daß die Offset-Spannung einer Zelle durch diejenige einer anderen Zelle beeinflußt wird und die zusammengesetzte Offset-Spannung merklich reduziert wird. Die vier Hall-Zellen, die in diesem Patent als ein Hall-Element arbeiten, sind jedoch durch einen breiten isolierenden Wallgraben mit einem PN-Übergang umgeben, der die Erzeugung einer Offset-Spannung durch Isolation der vier selbstkompensierenden Zellen gegenüber den umgebenden Schaltkreisen weiter reduziert, wobei unsymmetrisch dotierte Bereiche, welche interne Beanspruchungen in dem Halbleitersubstrat induzieren, daran gehindert werden, unsymmetrische Beanspruchungen in dem Vierer-Hall-Element zu bilden.

Es ist daher die Aufgabe der vorliegenden Erfindung, die Offset-Spannung eines integrierten Schaltkreises, der ein Vierer-Hall-Element und einen Hall-Spannungsverstärker umfaßt, weiter zu reduzieren und besser zu steuern. Die Lösung dieser Aufgabe gelingt gemäß den kennzeichnenden Merkmalen des Patentanspruches 1. Weitere vorteilhafte Ausgestaltungen des erfindungsgemäßen integrierten Schaltkreischips sind den Unteransprüchen entnehmbar.

Der vorliegende integrierte Schaltkreischip umfaßt ein Substrat eines Leitfähigkeitstyps mit einer Epitaxialschicht des entgegengesetzten Leitfähigkeitstyps, die auf einer Fläche des Substrats gewachsen ist. Ein Hall-Element besteht aus einer Anordnung von vier getrennten Hall-Zellen, deren Ausgänge parallel geschaltet sind und in einem annähernd zentralen Teil auf der Oberfläche der Epitaxialschicht angeordnet sind.

Ein anderer Teil der Epitaxialschicht umgibt das Hall-Element und enthält einen Hall-Spannungs- Differentialverstärkerschaltkreis und andere Schaltkreiskomponenten. Der Differentialverstärkerschaltkreis umfaßt zwei bipolare Transistoren. Das Hall-Element ist von den Transistoren und den anderen Komponenten durch einen Trennwall getrennt, der das Hall-Element umgibt. Der Trennwall besteht aus zwei stark dotierten Trennwänden mit einem dazwischen angeordneten Band aus Epitaxialmaterial des entgegengesetzten Leitfähigkeitstyps, um das Hall-Element von eingebauten Beanspruchungen in dem umgebenen Teil der Epitaxialschicht zu isolieren.

Die Verstärkungstransistoren sind einander benachbart angeordnet und befinden sich zu beiden Seiten einer Achse des Hall-Elementes, so daß die Transistoren eine gleiche thermische Kopplung mit dem Hall-Element aufweisen. Die Emitter-Bereiche dieser Transistoren sind ungewöhnlich groß und betragen wenigstens 15% des Bereiches eines der Hall-Elemente.

Die Erfindung berücksichtigt, daß in dem integrierten Schaltkreis gemäß der US-PS 44 65 976 mit einem durch einen Schutzwall geschützten Vier-Zellen-Hall-Element und einem nachgeschalteten Standard-Differenzverstärker die Veränderlichkeit der Offset-Spannung des Hall-Elementes bei der Herstellung von Chip zu Chip so gering ist, daß die Quelle der Veränderlichkeit in der Offset-Spannung am Ausgang des Verstärkers hauptsächlich auf die fehlende Ausgleichssteuerung in dem Verstärker selbst zurückzuführen ist.

Ferner berücksichtigt die Erfindung, daß zur Aufrechterhaltung der Steuerung der zusammengesetzten Offset-Spannung der Kombination von Hall-Elementen plus Differenzverstärker in jedem Chip bei der Herstellung die Paare der Verstärkerkomponenten und insbesondere das Paar von Verstärkungstransistoren zu diesem Zweck eine ausgeglichene thermische Kopplung mit dem Hall-Element aufweisen müssen, welches die dominierende Quelle der Hitzeerzeugung auf dem Chip ist.

Anhand der Figuren der beiliegenden Zeichnung sei im folgenden ein Ausführungsbeispiel des erfindungsgemäßen Schaltkreises beschrieben, wobei

Fig. 1 einen Querschnitt gemäß der Schnittlinie 1-1 eines integrierten Schaltkreises gemäß der Erfindung zeigt, wobei zwei Zellen eines Hall-Elementes mit vier Zellen dargestellt sind, die durch einen die Beanspruchung aufhebenden Wallgraben begrenzt sind und wobei ein Paar von großen Transistoren für die Verstärkung der Hall-Spannung dient.

Fig. 2 eine teilweise entwickelte Draufsicht auf den integrierten Schaltkreis gemäß Fig. 1 zeigt, in dem die Schnittebene 1-1 eingezeichnet ist.

Fig. 3 eine weitere teilweise entwickelte Draufsicht auf den integrierten Schaltkreis gemäß Fig. 2 zeigt, wobei die metallischen Leiter entfernt wurden und Transistoren durch gestrichelte Linien unter der passiven Schicht angedeutet sind. Die Fig. 2 und 3 weisen den gleichen Maßstab auf, wobei dieser um einen Faktor von 0,58, bezogen auf die horizontale Abbildung gemäß Fig. 1, reduziert ist.

Fig. 4 ein schematisches Diagramm der miteinander verbundenen vier Zellen des Hall-Elementes und des Differentialverstärkers des integrierten Schaltkreischips gemäß den Fig. 1, 2 und 3 zeigt.

Gemäß den Fig. 1, 2 und 3 umfaßt ein integrierter Schaltkreischip 10 ein Hall-Element 12, das aus einer Anordnung von vier Hall-Zellen besteht, die in den Epitaxialtaschen 14, 16, 18 und 20 auf einem P-Siliciumsubstrat 11 gebildet sind. Diese Taschen sind durch ein kreuzförmiges System von P+-Trennwänden 22 voneinander getrennt. Dieses Vier-Zellen-Hall-Element ist umgeben von einer ringförmigen Trennwand 24. Die Trennwand 24 ist ihrerseits durch eine äußere Trennwand 26 umgeben, die von der Trennwand 24 einen Abstand aufweist und annähernd konzentrisch zu dieser angeordnet ist. Zwischen den Trennwänden 24 und 26 verbleibt ein N-Epitaxialband 28. Benachbart zu dem Hall-Element 12 befinden sich Epitaxialtaschen 30 und 32. In Fig. 1 ist eine isolierende passive Schicht 34 dargestellt, die die epitaxiale Oberfläche des Chips 10 abdeckt.

Verschiedene strukturelle Merkmale des integrierten Schaltkreischips 10 zielen auf eine Minimisierung der Beanspruchungen des Hall-Elementes 12 innerhalb des Chips 10 bzw. auf eine Symmetrierung der Beanspruchungen, die zu der Ausgangsspannung des Hall-Elementes beitragen.

Das Hall-Element 12 befindet sich innerhalb und im Zentrum des Chips 10, um Beanspruchungen zu vermeiden, die den Chipkanten zugeordnet sind. Es vermindert ferner sowohl Zug- als auch Druckbeanspruchungen bei der Verpackung des Elementes.

Ein System von Metallfilmleitern umfaßt vier Platten 40, 42, 44 und 46, die den Hall-Zellentaschen 14, 16, 18 und 20 überlagert sind und elektrisch miteinander verbunden und an Sensorkontakte 38 a, 38 b, 38 c und 38 d und an einen Testanschluß 36 angeschlossen sind. Die Hall-Sensorkontakte 39 a, 39 b, 39 c und 39 d werden durch die Leitungen 40, 42, 44 und 46 entsprechend gebildet und durch nicht dargestellte Löcher in der isolierenden Passivierungsschicht 34. Die Leitungen 40, 42, 44 und 46 sind über einem Hauptteil einer jeden Hall-Zelle breit ausgestaltet, um die Hall-Zellenoberflächen darunter auf dem gleichen Potential zu halten, welches die Oberfläche elektrisch stabilisiert und zu einer geringeren besser vorhersagbaren Offset-Spannung sowie zu einer geringeren zeitlichen Drift führt.

Jede der vier Hall-Zellen besitzt ein Paar von Leistungskontakten 51 und 53, die in einer nicht dargestellten radialen axialen Linie liegen, bezogen auf das Zentrum des Hall-Elementes 12 gemäß Fig. 2. Diese Kontaktpaare 51 a-53 a, 51 b-53 b, 51 c-53 c und 51 d-53 d sind parallel zueinander geschaltet, so daß bei einem Anschluß an eine Gleichspannungsquelle die Anregungsströme in dem Hall-Element in symmetrischen radialen Richtungen, bezogen auf das Zentrum des Hall-Elementes 12 fließen. Der kleine kreuzförmige Kontakt 55 erdet die darunterliegende P+-Trennwand 22 und somit das P-Substrat. Der Metallanschluß 50 kann an eine externe Masse über einen nicht dargestellten Standard-Lötdraht angeschlossen werden.

Gemäß den Fig. 1 und 2 sind die Leistungskontakte 51 a-53 a, 51 b-53 b, 51 c-53 c und 51 d-53 d für jede Hall-Zelle ebenfalls in solchen Richtungen parallel geschaltet, daß sie das Bestreben haben, den Offset-Spannungen der Hall-Zellen entgegenzuwirken und die durch die Beanspruchung induzierte Offsetspannung am Ausgang des Hall-Elementes 12 auf ein Minimum zu reduzieren.

Das Hall-Element 12 besitzt eine epitaxiale Schichtdicke von 11 µ und wird durch einen Wallgraben umgeben, der einen breiten Bereich von gleichförmig dotiertem Profil umfaßt, z.B. eine P+-Wand 24 und ein N-Epitaxialband 28 sowie eine P+-Wand 26, die zusammen 50 µ breit sind. Dieser Wallgraben besetzt mehr Chipfläche als es wünschenswert ist, aber bei den meisten Verwendungen zahlen sich diese Kosten mehr als aus durch die verbesserte Beanspruchung des Hall-Elementes, die zu einer besseren Steuerung der Offset-Spannung am Ausgang des Hall-Elementes führt. Dies ist vollständiger erläutert in der zuvor erwähnten US-PS 44 65 976. Die außere Wand 26 des Wallgrabens besitzt eine Breite von 10 µ, kann aber auch breiter gemacht werden. Die innere Wand 24 des Wallgrabens besitzt eine Breite von 10 µ.

Eine Anzahl von Plättchen werden hergestellt, die jeweils Hunderte von integrierten Schaltkreischips der Art aufweisen, wie sie in dem zweiten Ausführungsbeispiel der zuvor erwähnten US-PS 44 65 976 beschrieben sind. Jeder Chip umfaßt ein Hall-Element, das sich aus einer Anordnung von vier Hall-Zellen zusammensetzt, die durch einen schützenden Doppelwand-Trenngraben und einen Verstärker umgeben sind. Messungen wurden ohne magnetisches Feld durchgeführt, wobei die Ausgangsspannungen des Hall-Elementes und des Differenzverstärkers für eine Gruppe von integrierten Schaltkreischips eines Plättchens gemessen wurden und wobei die Chips von Chippositionen stammten, die repräsentativ über die gesamte Oberfläche des Plättchens verteilt waren.

Diese Kombination eines Vier-Zellen-Hall-Elementes und eines schützenden Wallgrabens erzeugte eine überraschend geringe mittlere Ausgangsspannung (Offset) von 0,32 mV des Hall-Elementes. Ausgedrückt in einem äquivalenten magnetischen Feld beträgt ein solches ungefähr 17 Gauss. Noch unerwarteter war die sehr geringe Spreizung von Chip zu Chip bezüglich dieser Offset-Spannungen; die Standardabweichung wurde mit 0,22 mV festgestellt.

Für die Chips, die zu den Offset-Spannungsdaten des Vierer-Hall-Elementes beitragen, wurde ebenfalls die Messung der Offset-Spannung durchgeführt, die sich am Ausgang des Differenzverstärkers ergibt. Diese Messung enthält natürlich Asymmetrien sowohl des Hall-Elementes und des folgenden einstufigen Differenzverstärkers. Die Standardabweichung dieser zusammengesetzten Offset-Spannung wurde mit 13 mV festgestellt.

Der integrierte Chip 10 umfaßt den Differenzverstärker 60, der in Fig. 4 in einem schematischen Diagramm dargestellt ist und dessen Eingang an den Ausgang des Vier-Zellen-Hall-Elementes 12 angeschlossen ist. Die zwei benachbarten im Differenzbetrieb arbeitenden Verstärkungstransistoren 62 und 64 gemäß Fig. 4 sind symmetrisch zu jeder Seite einer radialen Achse 65 angeordnet, die durch das Zentrum des Vier-Zellen-Hall-Elementes 12 geht. Diese symmetrische Lage in bezug auf eine Hall-Elementachse 65 dient der Vorgabe einer ausgeglichenen thermischen Kopplung der beiden Transistoren 62 und 64 mit dem Hall-Element 12, um Hitze in der gleichen Größenordnung diesen beiden Transistoren von dem Hall-Element zuzuführen und somit ein Ungleichgewicht der Transistor-Betriebsparameter, z.B. der Stromverstärkung, zu vermeiden, die in dem Ausgangssignal des Verstärkers ein Ungleichgewicht hervorrufen würde.

In gleicher Weise sind die Kollektorwiderstände 66 und 68 des Verstärkers symmetrisch zu einer radialen Achse 69 des Hall-Elementes 12 angeordnet. In gleicher Weise sind die Emitterwiderstände 70 und 72 symmetrisch zu jeder Seite einer Linie 73 angeordnet, die mit einer radialen Achse 75 des Hall-Elementes 12 einen Winkel von ungefähr 25° einschließt. Diese Positionen dienen ebenfalls der nahezu perfekten Sicherstellung einer thermischen Kopplung eines jeden Widerstandes in einem Paar und somit einer gleichmäßigen Hitzeübertragung zu jedem Widerstand des Paares durch das Hall-Element.

Da die Empfindlichkeit eines Hall-Elementes direkt proportional dem durch ihn fließenden Speisestrom ist, gab es immer große Anstrengungen, diesen Strom oder für ein vorgegebenes Hall-Element die Spannung über diesem, z.B. V _cc zu erhöhen. Jede Offset-Spannung eines Hall-Elementes vergrößert sich jedoch hiermit proportional. Das Vier-Zellen-Hall-Element, das durch einen schützenden Wallgraben umgeben ist, gehört zu einer viel kleineren Offset-Spannung des Hall-Elementes gegenüber zuvor realisierbaren Hall-Elementen und ergibt ein größeres Verhältnis der Empfindlichkeit des Hall-Elementes zu seinem Offset. Mit der ausgeglichenen thermischen Kopplung der Verstärkerkomponentenpaare hat nunmehr eine Erhöhung des Speisestromes keine wesentliche Auswirkung auf die dem Verstärker zugeordnete Offset-Spannung.

Während die zuvor erwähnten Positionen die thermischen Gradienten zwischen den Paaren von Differenzverstärkerkomponenten reduzieren, werden die gleichen Komponenten in einer Größe und Form hergestellt, die den Auftritt eines Ungleichgewichtes zwischen den Komponenten eines Paares aufgrund zufälliger dimensionaler Veränderungen während der Herstellung reduzieren.

Insbesondere sind die Emitter 76 und 78 der Transistoren 62 und 64 ungefähr dreißig mal größer als die normalen integrierten Standard-NPN-Transistoren gemacht und besitzen eine Fläche von 18 900 µ². Diese Emitterfläche macht die Hälfte der Fläche einer Hall-Zelle aus, die jeweils eine Fläche von 40 000 µ² besitzt. Die Emitterflächen der zuvor erwähnten Verstärkertransistoren im Stand der Technik sind quadratisch und besitzen eine Fläche von ungefähr 675 µ². Zwei dieser Flächen sind parallel geschaltet, um jeweils das Paar von Differenzverstärker-Transistoren zu bilden.

Die Emitterflächen sind direkt bezogen auf die Kennparameter der Transistoren einschließlich der Stromverstärkung. Die großen Emitterflächen, die hier verwendet werden, sind innerhalb eines Bruchteiles eines Prozentes von Block zu Block und Plättchen zu Plättchen reproduzierbar. Die Emitter-Geometrieverhältnisse zwischen Transistorpaaren sind somit sehr stabil und während der Herstellung reproduzierbar. Die Herstellung der Emitterflächen zehnmal größer als im Normalfall führt tatsächlich zu einer bedeutenden Verbesserung der Steuerung der Offset-Spannung. Es ergibt sich, daß bei einer Herstellung der Emitterflächen in einer Größe von wenigstens 15% eine Hall-Zelle die Steuerung dieses geometrischen Verhältnisses ein Faktor von sehr viel geringerer Bedeutung bei der Steuerung der Offset-Spannung wird. Ferner ergibt sich eine geringfügig bessere Steuerung der Emitterabmessungen durch die Verwendung eines runden Emitters, wie es hier geschehen ist.

In gleicher Weise weisen die Emitterwiderstände eine Breite von wenigstens 40 µ auf. In diesem Ausführungsbeispiel beträgt ihre Breite 80 µ. In gleicher Weise werden die Kollektorwiderstände, obgleich diese nicht kritisch sind, breiter als gewöhnlich gemacht. Sie besitzen eine Breite von wenigstens 15 µ und in diesem speziellen Ausführungsbeispiel besitzen sie eine Breite von 20 µ.

Verschiedene Plättchen wurden hergestellt, von denen jedes Hunderte von integrierten Schaltkreischips des zuvor beschriebenen bevorzugten Ausführungsbeispieles enthielt. Messungen wurden durchgeführt ohne magnetisches Feld bezüglich der Ausgangsspannungen des Hall-Elementes für eine Gruppe von Chips, die repräsentativ für Chippositionen über die gesamte Oberfläche eines Plättchens waren.

Die Offset-Spannung eines Hall-Elementes besitzt eine Standardabweichung von Chip zu Chip von 0,15 mV. Die gesamte Offset-Spannung gemessen am Ausgang des Differenzverstärkers besitzt eine Standardabweichung von 2,5 mV. Der bekannte integrierte Schaltkreis gemäß der US-PS 44 65 976 besitzt im wesentlichen das gleiche Hall-Element und den Wallgraben in einer Ausgestaltung, die dem bevorzugten Ausführungsbeispiel dieser Erfindung entspricht. Da die Verstärkung des Verstärkers in beiden Fällen ungefähr 11 beträgt, ergibt ein Vergleich der Gesamt-Offset-Standardabweichung der bekannten Chips mit 13 mV, bezogen auf die Gesamt-Standardabweichung, im vorliegenden Fall von 2,5 mV eine sehr große Verbesserung von ungefähr einem Faktor 5.

Der integrierte Schaltkreis des bevorzugten Ausführungsbeispieles wird insgesamt durch einen gut bekannten Standardprozeß bezüglich der Herstellung integrierter Schaltkreise hergestellt. Es sei jedoch vermerkt, daß die zuvor beschriebenen Teile Emitterwiderstände 70 und 72, Kollektorwiderstände 66 und 68 und Transistorbasen 77 und 79 umfassen, die alle durch einen Ionen-Implantierungsschritt gebildet werden, d.h. durch eine Implantierung von 1,5×10¹⁵ Boratomen/cm². Diese gleichzeitige Bildung der Widerstände und Basen wird nicht als Grund dafür angesehen, daß eine so ausgezeichnete Steuerung der Offset-Spannung erzielt worden ist. Die realisierte Offsetsteuerung ist nur der Kombination der ausgeglichenen thermischen Kopplung der Verstärkerkomponentenpaare und den vergrößerten Abmessungen, speziell der Hall-Spannungs-Verstärkungstransistoren zuzuschreiben.

Obgleich in dem bevorzugten Ausführungsbeispiel Hall-Zellen beschrieben wurden, die voneinander durch eine Trennwand 22 getrennt sind, soll der Ersatz durch andere bekannte zusammengesetzte Hall-Elementstrukturen, die zumindest vier Hall-Zellen umfassen, die in einer einzigen epitaxialen Tasche gebildet werden, als in den Rahmen der vorliegenden Erfindung fallend angesehen werden.

Claims (6)

1. Integrierter Schaltkreischip mit einem Halbleitersubstrat eines Leitfähigkeitstyps und einer Epitaxialschicht des entgegengesetzten Leitfähigkeitstyps auf einer Oberfläche des Substrats, gekennzeichnet durch ein Hall-Element (12), bestehend aus einer Anordnung von vier Hallzellen (14-20), deren Ausgänge parallel geschaltet sind und die in einem annähernd zentralen Bereich der äußeren Oberfläche der Epitaxialschicht angeordnet sind,
einen zwei bipolare Transistoren (62, 64) aufweisenden Differentialverstärker (60),
einen weiteren Teil der Epitaxialschicht, der das Hall-Element umgibt und die Differenzverstärker-Transistoren und andere Komponenten enthält,
wobei das Hall-Element von den Transistoren und den anderen Schaltkreiskomponenten durch einen das Hall-Element umgebenden Wallgraben (24, 26, 28) getrennt ist und der Wallgraben ein paar von stark dotierten Trennwänden (24, 26) des einen Leitfähigkeitstyps aufweist und ein Band (28) von Epitaxialmaterial des entgegengesetzten Leitfähigkeitstyps dazwischen angeordnet ist, um das Hall-Element von eingebauten Beanspruchungen in der umgebenden Epitaxialschicht benachbart zu dem Hall-Element zu isolieren, und
wobei die Transistoren (62, 64) benachbart zueinander und zu jeder Seite einer Achse (65) des Hall-Elementes (12) angeordnet sind, die durch das Zentrum des Hall-Elementes verläuft, so daß die Transistoren gleiche thermische Kopplung mit dem Hall-Element aufweisen, und wobei der Emitterbereich (76, 78) eines jeden der Transistoren nicht weniger als 15% von dem Bereich eines der Hall-Zellen ausmacht.

2. Integrierter Schaltkreischip nach Anspruch 1, dadurch gekennzeichnet, daß die Emitter (76, 78) eine annähernd runde Geometrie auf der Oberfläche der Epitaxialschicht aufweisen.

3. Integrierter Schaltkreischip nach Anspruch 2, dadurch gekennzeichnet, daß der Differentialverstärkerschaltkreis (60) ferner zwei Emitterwiderstände (70, 72) aufweist, die entsprechend mit den großen Emittern (76, 78) verbunden sind, wobei die Emitterwiderstände eine Breite und eine Länge von mehr als 40 µ aufweisen, so daß bei der Herstellung das Widerstandsverhältnis dieser Widerstände wiederholbar in engen Toleranzen gehalten werden kann.

4. Integrierter Schaltkreischip nach Anspruch 3, dadurch gekennzeichnet, daß die Emitterwiderstände (70, 72) symmetrisch zu beiden Seiten einer Linie (73) angeordnet sind, die innerhalb von 20° zu einer radialen Achse (75) des Hall-Elementes (12; 14, 20) liegt.

5. Integrierter Schaltkreischip nach Anspruch 1, dadurch gekennzeichnet, daß der Differentialverstärkerschaltkreis (60) ferner zwei Kollektor-Lastwiderstände (60, 68) aufweist, die entsprechend mit den Kollektoren der beiden Transistoren (62, 64) verbunden sind, wobei die Widerstände einander benachbart sind und zu jeder Seite einer Linie (69) angeordnet sind, die einen Winkel von weniger als 20° mit einer radialen Achse (75) des Hall-Elementes bildet.

6. Integrierter Schaltkreischip nach Anspruch 5, dadurch gekennzeichnet, daß die eindiffundierten Kollektorwiderstände (66, 68) jeweils wenigstens eine Breite von 15 µ aufweisen.