JPS61152068A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61152068A JPS61152068A JP59272835A JP27283584A JPS61152068A JP S61152068 A JPS61152068 A JP S61152068A JP 59272835 A JP59272835 A JP 59272835A JP 27283584 A JP27283584 A JP 27283584A JP S61152068 A JPS61152068 A JP S61152068A
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- 239000000758 substrate Substances 0.000 abstract description 6
- 238000009792 diffusion process Methods 0.000 abstract description 5
- 238000000926 separation method Methods 0.000 abstract description 2
- 238000010276 construction Methods 0.000 abstract 1
- 238000009434 installation Methods 0.000 abstract 1
- 238000002955 isolation Methods 0.000 description 4
- 238000011982 device technology Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
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- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体装置技術さらにはテラチル構造のマ
ルチコレクタ型バイポーラトランジスタが形成される半
導体集積回路装置に適用して特に有効な技術に関するも
のである。
ルチコレクタ型バイポーラトランジスタが形成される半
導体集積回路装置に適用して特に有効な技術に関するも
のである。
例えばリニア用半導体集路回路装置では、ｎｐｎとｐｎ
ｐの両タイプのバイポーラトランジスタが形成される場
合が多い。この場合、そのいずれか一方のタイプのバイ
ポーラトランジスタはラテラル構造となる。このラテラ
ル構造のバイポーラトランジスタは、バーチカル構造の
ものに比べて周波数特性や電流増幅率などで不利な点が
多い、その反面、コレクタ領域を分割して複数個のコレ
クタを取出すことができるという利点がある。つまり、
マルチコレクタ型のものを得ることができるという利点
がある。そして、この利点が回路構成上有用でしばしば
利用される。
ｐの両タイプのバイポーラトランジスタが形成される場
合が多い。この場合、そのいずれか一方のタイプのバイ
ポーラトランジスタはラテラル構造となる。このラテラ
ル構造のバイポーラトランジスタは、バーチカル構造の
ものに比べて周波数特性や電流増幅率などで不利な点が
多い、その反面、コレクタ領域を分割して複数個のコレ
クタを取出すことができるという利点がある。つまり、
マルチコレクタ型のものを得ることができるという利点
がある。そして、この利点が回路構成上有用でしばしば
利用される。
第４図は従来のラテラル構造のマルチコレクタ型バイポ
ーラトランジスタＱＰが形成された半導体集積回路装置
の一部を示す、同図に示すバイポーラトランジスタＱｐ
はｐｎｐタイプのものであって、ｐ−型半導体基板上に
ｎ−型半導体エピタキシャル層２を形成してなる半導体
基体を用いて構成され、共通ベースＢおよびエミッタＥ
に対して複数のコレクタ０１〜Ｃ４を有する。このマル
チコレクタ型ｐｎｐバイポーラトランジスタＱｐは、ｐ
型分離領域４で囲まれた中に、Ｐ型エミッ夕領域５、ｎ
９型ベ一ス接続用拡散層６、および複数のＰ型コレクタ
領域７１〜７４を形成することにより構成される。
ーラトランジスタＱＰが形成された半導体集積回路装置
の一部を示す、同図に示すバイポーラトランジスタＱｐ
はｐｎｐタイプのものであって、ｐ−型半導体基板上に
ｎ−型半導体エピタキシャル層２を形成してなる半導体
基体を用いて構成され、共通ベースＢおよびエミッタＥ
に対して複数のコレクタ０１〜Ｃ４を有する。このマル
チコレクタ型ｐｎｐバイポーラトランジスタＱｐは、ｐ
型分離領域４で囲まれた中に、Ｐ型エミッ夕領域５、ｎ
９型ベ一ス接続用拡散層６、および複数のＰ型コレクタ
領域７１〜７４を形成することにより構成される。
なお、ラテラル構造のマルチコレクタ型バイポーラトラ
ンジスタについては１例えばコロナ社発行「集積回路工
学（１）」柳井大義、永田穣著。
ンジスタについては１例えばコロナ社発行「集積回路工
学（１）」柳井大義、永田穣著。
昭和５４年４月５日発行、Ｐ１６８などに記載されてい
る。
る。
しかしかかる技術にあっては、各コレクタ領域７１〜７
４のそれぞれのサイズおよび回路条件を互いに同じに揃
えても、各コレクタ０１〜Ｃ４の特性を正確に揃えるこ
とができず、特に、複数個並んだコレクタ領域７１〜７
４のうち、その両端に位置するコレクタ領域７１．７４
におけるコレクタ電流が、その中間に位置するコレクタ
領域７２．７３におけるコレクタ電流よりも少なくなる
傾向があった。このため、各コレクタ０１〜Ｃ４の電流
配分比が正確にとれず、このことが高精度な回路を構成
する上で大きな妨げとなっている。ということが本発明
者によって明らかにされた。
４のそれぞれのサイズおよび回路条件を互いに同じに揃
えても、各コレクタ０１〜Ｃ４の特性を正確に揃えるこ
とができず、特に、複数個並んだコレクタ領域７１〜７
４のうち、その両端に位置するコレクタ領域７１．７４
におけるコレクタ電流が、その中間に位置するコレクタ
領域７２．７３におけるコレクタ電流よりも少なくなる
傾向があった。このため、各コレクタ０１〜Ｃ４の電流
配分比が正確にとれず、このことが高精度な回路を構成
する上で大きな妨げとなっている。ということが本発明
者によって明らかにされた。
ここで、上述した特性の不揃いが生じる原因としては、
両端に位置するコレクタ領域７１．７４と中間に位置す
るコレクタ領域７２．７３とでは。
両端に位置するコレクタ領域７１．７４と中間に位置す
るコレクタ領域７２．７３とでは。
エミッタ領域５に対する実効的な対向長、および分離領
域４などの周辺へ流れるリーク電流Ｉｒの量などがそれ
ぞれ異なることにある。ということが明らかになった。
域４などの周辺へ流れるリーク電流Ｉｒの量などがそれ
ぞれ異なることにある。ということが明らかになった。
つまり、コレクタ領域の周辺の条件も含む配置条件が上
述した特性の不揃いの原因となっている、ということが
本発明者によって明らかとされた。
述した特性の不揃いの原因となっている、ということが
本発明者によって明らかとされた。
この発明の目的は、ラテラル構造のマルチコレクタ型バ
イポーラトランジスタにおける各コレクタの特性を正確
に揃えることができ、これにより高精度な回路を構成で
きるようにした半導体技術を提供するものである。
イポーラトランジスタにおける各コレクタの特性を正確
に揃えることができ、これにより高精度な回路を構成で
きるようにした半導体技術を提供するものである。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
ついては、本明細書の記述および添附図面から明かにな
るであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、ラテラル構造のマルチコレクタ型バイポーラ
トランジスタに疑似コレクタ領域を設けることによって
複数のコレクタ領域の配置条件を互いに同じに揃え′、
これにより各コレクタの特性を正確に揃えて高精度な回
路を構成できるようにする。という目的を達成するもの
である。
トランジスタに疑似コレクタ領域を設けることによって
複数のコレクタ領域の配置条件を互いに同じに揃え′、
これにより各コレクタの特性を正確に揃えて高精度な回
路を構成できるようにする。という目的を達成するもの
である。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
なお１図面において同一符号は同一あるいは相当部分を
示す。
示す。
第１図はこの発明による半導体装置の一実施例を示す。
第１図において、（ａ）はその一部における平面配置状
態を、（ｂ）ｌ＄（ａ）のＡ−Ａ部分における断面状態
をそれぞれ示す。
態を、（ｂ）ｌ＄（ａ）のＡ−Ａ部分における断面状態
をそれぞれ示す。
先ず、第１図（ａ）と（ｂ）にその一部を示す半導体装
置は、リニア用半導体集積回路装置として構成されたも
のであって、ラテラル構造のマルチコレクタ型ｐｎｐバ
イポーラトランジスタＱｐが形成されている。このバイ
ポーラトランジスタＱｐは、ｐ−型半導体基板１上にｎ
−型半導体エビタキャル層２を形成してなる半導体基体
を用いて構成され、共通のベースＢおよびエミッタＥに
対して複数のコレクタ０１〜Ｃ４を有する。このマルチ
コレクタ型ｐｎｐバイポーラトランジスタＱｐは、ｐ型
分離領域４で囲まれた中に、ｐ型エミッタ領域５、ｎ４
″型ベ一ス接続用拡散層６．および複数のＰ型コレクタ
領域７１〜７４を形成することにより構成される。なお
、（ｂ）において。
置は、リニア用半導体集積回路装置として構成されたも
のであって、ラテラル構造のマルチコレクタ型ｐｎｐバ
イポーラトランジスタＱｐが形成されている。このバイ
ポーラトランジスタＱｐは、ｐ−型半導体基板１上にｎ
−型半導体エビタキャル層２を形成してなる半導体基体
を用いて構成され、共通のベースＢおよびエミッタＥに
対して複数のコレクタ０１〜Ｃ４を有する。このマルチ
コレクタ型ｐｎｐバイポーラトランジスタＱｐは、ｐ型
分離領域４で囲まれた中に、ｐ型エミッタ領域５、ｎ４
″型ベ一ス接続用拡散層６．および複数のＰ型コレクタ
領域７１〜７４を形成することにより構成される。なお
、（ｂ）において。
８はアルミニウムなどによる電極、９は表面酸化膜をそ
れぞれ示す。
れぞれ示す。
ここで、複数のｐ型コレクタ域領７１〜７４は互いに同
一サイズに形成され、ｐ型エミッタ領域５に沿って直線
上に配列されている。さらに、その複数のコレクタ領域
７１〜７４を配列してなるコレクタ列の両端には疑似コ
レクタ領域７０゜７０が配置されている。この疑似コレ
クタ領域７０．７０は、その間に挟まれる実コレクタ領
域７１〜７４と同じサイズに形成される。もちろん、そ
の形成工程も、実コレクタ領域７１〜７４と同時に同一
条件によって行なわれる。
一サイズに形成され、ｐ型エミッタ領域５に沿って直線
上に配列されている。さらに、その複数のコレクタ領域
７１〜７４を配列してなるコレクタ列の両端には疑似コ
レクタ領域７０゜７０が配置されている。この疑似コレ
クタ領域７０．７０は、その間に挟まれる実コレクタ領
域７１〜７４と同じサイズに形成される。もちろん、そ
の形成工程も、実コレクタ領域７１〜７４と同時に同一
条件によって行なわれる。
以上のように疑似コレクタ領域７０．７０を設けたこと
により、各実コレクタ領域７１〜７４はいずれも、その
両側をコレクタ領域を挟まれながらエミッタ領域５に対
向するという同じ配置条件となる。つまり、両端の疑似
コレクタ領域７０゜７０以外のすべてのコレクタ領域７
１〜７４は。
により、各実コレクタ領域７１〜７４はいずれも、その
両側をコレクタ領域を挟まれながらエミッタ領域５に対
向するという同じ配置条件となる。つまり、両端の疑似
コレクタ領域７０゜７０以外のすべてのコレクタ領域７
１〜７４は。
その実質的な配置条件が互いに同じに揃えられる。
これにより、各実コレクタ領域７１〜７４は、エミッタ
領域５に対する実効的な対向長および分離領域４などの
周辺へ流れるリーク電流Ｉｒの量などの電気的な特性条
件がそれぞれ同じようになる。
領域５に対する実効的な対向長および分離領域４などの
周辺へ流れるリーク電流Ｉｒの量などの電気的な特性条
件がそれぞれ同じようになる。
この結果、各コレクタＣ１〜Ｃ４の特性が正確に揃えら
れて高精度な回路が構成できるようになる。
れて高精度な回路が構成できるようになる。
さらに、（ａ）に示すように、上記疑似コレクタ領域７
０．７０を適当なバイアス電源ｖｂに接続して一定電位
にバイアスするようにすれば、その疑似コレクタ７０．
７０に隣接する実コレクタ領域７１．７４の配置条件を
他の実コレクタ領域７２．７３のそれに一層近づけるこ
とができるようになる。そして、これによりさらに高精
度な回路を構成することができるようになる。
０．７０を適当なバイアス電源ｖｂに接続して一定電位
にバイアスするようにすれば、その疑似コレクタ７０．
７０に隣接する実コレクタ領域７１．７４の配置条件を
他の実コレクタ領域７２．７３のそれに一層近づけるこ
とができるようになる。そして、これによりさらに高精
度な回路を構成することができるようになる。
第２図はこの発明の別の実施例を示す。
第２図に示す実施例では、エミッタ領域５の両側にそれ
ぞれ６個ずつのコレクタ領域７０．７１〜７４，７０お
よび７０，７５〜７８．７０が配列されている。この場
合、その４隅に位置するコレクタ領域７０，７０，７０
，７０が疑似コレクタ領域となっている。これにより、
互いに特性の揃った８個のコレクタ０１〜Ｃ８を有する
マルチコレクタ型バイポーラトランジスタＱｐが形成さ
れている。
ぞれ６個ずつのコレクタ領域７０．７１〜７４，７０お
よび７０，７５〜７８．７０が配列されている。この場
合、その４隅に位置するコレクタ領域７０，７０，７０
，７０が疑似コレクタ領域となっている。これにより、
互いに特性の揃った８個のコレクタ０１〜Ｃ８を有する
マルチコレクタ型バイポーラトランジスタＱｐが形成さ
れている。
第３図はこの発明のさらに別の実施例を示す。
第３図に示す実施例では、エミッタ領域５を中心に８個
のコレクタ領域７０．７１〜７３，７０゜７４〜７６が
円陣に等角度間隔で配列されている。
のコレクタ領域７０．７１〜７３，７０゜７４〜７６が
円陣に等角度間隔で配列されている。
この場合、３個ずつ並んだ２組のコレクタ領域７．１〜
７３と７４〜７６のそれぞれの両端に共通に位置するコ
レクタ領域７０，７０が疑似コレクタ領域となっている
。ここで、疑似コレクタ領域７０．７０は２組のコレク
タ領域７１〜７３゜７４〜７６によって共用されている
。これにより。
７３と７４〜７６のそれぞれの両端に共通に位置するコ
レクタ領域７０，７０が疑似コレクタ領域となっている
。ここで、疑似コレクタ領域７０．７０は２組のコレク
タ領域７１〜７３゜７４〜７６によって共用されている
。これにより。
互いに特性の揃った６個のコレクタ０１〜Ｃ６を有する
ラテラル構造のマルチコレクタ型バイポーラトランジス
タＱｐが形成されている。
ラテラル構造のマルチコレクタ型バイポーラトランジス
タＱｐが形成されている。
なお、円陣の配列でもって６個のコレクタ領域を等角度
間隔に配置することは、その角度の等分割が面倒である
などの理由により困難であるが、８個のコレクタ領域を
等角度間隔に配置することは比較的容易である。
間隔に配置することは、その角度の等分割が面倒である
などの理由により困難であるが、８個のコレクタ領域を
等角度間隔に配置することは比較的容易である。
（１）ラテラル構造のマルチコレクタ型バイポーラトラ
ンジスタに疑似コレクタ領域を設けることによって、複
数のコレクタ領域の配置条件を互いに同じに揃えること
ができ、これにより各コレクタの特性を正確に揃えて高
精度な回路を構成できる。という効果が得られる。
ンジスタに疑似コレクタ領域を設けることによって、複
数のコレクタ領域の配置条件を互いに同じに揃えること
ができ、これにより各コレクタの特性を正確に揃えて高
精度な回路を構成できる。という効果が得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない０例えば、複数のコレ
クタ領域は直線状あるいは円陣状以外の形状に配列して
もよい。また、上記ラテラル構造のｐｎｐバイポーラト
ランジスタはｎｐｎタイプであってもよい。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない０例えば、複数のコレ
クタ領域は直線状あるいは円陣状以外の形状に配列して
もよい。また、上記ラテラル構造のｐｎｐバイポーラト
ランジスタはｎｐｎタイプであってもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるリニア用半導体集積
回路装置技術に適用した場合について説明したが、それ
に限定されるものではなく、例えば、デジタル用あるい
はアロナグ／デジタル混在型の半導体集積回路装置技術
あるいは単体部品としての半導体技術などにも適用でき
る。
をその背景となった利用分野であるリニア用半導体集積
回路装置技術に適用した場合について説明したが、それ
に限定されるものではなく、例えば、デジタル用あるい
はアロナグ／デジタル混在型の半導体集積回路装置技術
あるいは単体部品としての半導体技術などにも適用でき
る。
を示す図、
第２図はこの発明による半導体装置の別の実施例を示す
図、 第３図はこの発明による半導体装置のさらに別の実施例
を示す図、 第４図は従来の半導体装置の一例を示す図である。
図、 第３図はこの発明による半導体装置のさらに別の実施例
を示す図、 第４図は従来の半導体装置の一例を示す図である。
■・・・ｐ−型半導体基板、２・・・ｎ−型半導体エビ
タキシャル層、３・・・ｎ′″型埋込層、４・・・ｐ型
分離領域、５・・・ｐ型エミッタ拡散層、６・・・ｎ０
型ベ一ス接続用拡散層、７０・・・疑似コレクタ領域、
７１〜７８・・・ｐ型コレクタ領域、８・・・電極、９
・・・表面酸化膜、ｖｂ・・・バイアス電源、ＱＰ・・
・ラテラル構造のマルチコレクタ型ｐｎｐバイポーラト
ランジスタ。
タキシャル層、３・・・ｎ′″型埋込層、４・・・ｐ型
分離領域、５・・・ｐ型エミッタ拡散層、６・・・ｎ０
型ベ一ス接続用拡散層、７０・・・疑似コレクタ領域、
７１〜７８・・・ｐ型コレクタ領域、８・・・電極、９
・・・表面酸化膜、ｖｂ・・・バイアス電源、ＱＰ・・
・ラテラル構造のマルチコレクタ型ｐｎｐバイポーラト
ランジスタ。
第 １ 図
ｌ
′−４
（ｂ）
ム
２（Ｂ）
第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、ラテラル構造のマルチコレクタ型バイポーラトラン
ジスタが形成された半導体装置であって、複数のコレク
タ領域を配列してなるコレクタ列の両端に疑似コレクタ
領域を配置したことを特徴とする半導体装置。 ２、上記疑似コレクタ領域を一定電位にバイアスするよ
うにしたことを特徴とする特許請求の範囲第１項記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59272835A JPS61152068A (ja) | 1984-12-26 | 1984-12-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59272835A JPS61152068A (ja) | 1984-12-26 | 1984-12-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61152068A true JPS61152068A (ja) | 1986-07-10 |
Family
ID=17519434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59272835A Pending JPS61152068A (ja) | 1984-12-26 | 1984-12-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61152068A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0512638A (ja) * | 1991-07-03 | 1993-01-22 | Shinwa Kk | テーププレーヤのヘツド装置 |
| US5473182A (en) * | 1992-07-01 | 1995-12-05 | Nec Corporation | Semiconductor device |
| JPH08102493A (ja) * | 1995-04-27 | 1996-04-16 | Sanyo Electric Co Ltd | 半導体集積回路 |
-
1984
- 1984-12-26 JP JP59272835A patent/JPS61152068A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0512638A (ja) * | 1991-07-03 | 1993-01-22 | Shinwa Kk | テーププレーヤのヘツド装置 |
| US5473182A (en) * | 1992-07-01 | 1995-12-05 | Nec Corporation | Semiconductor device |
| JPH08102493A (ja) * | 1995-04-27 | 1996-04-16 | Sanyo Electric Co Ltd | 半導体集積回路 |
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