JPS62106663A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62106663A JPS62106663A JP24530385A JP24530385A JPS62106663A JP S62106663 A JPS62106663 A JP S62106663A JP 24530385 A JP24530385 A JP 24530385A JP 24530385 A JP24530385 A JP 24530385A JP S62106663 A JPS62106663 A JP S62106663A
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- JP
- Japan
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- type
- voltage
- punch
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、保護ダイオードを一体形成したバイポーラト
ランジスタに関する。
ランジスタに関する。
（従来の技術）
従来から、バイポーラトランジスタを逆電圧印加から保
護するため、上記バイポーラトランジスタのコレクタと
ベース間に結合する、いわゆる保護ダイオードを一体に
形成した半導体装置がある。
護するため、上記バイポーラトランジスタのコレクタと
ベース間に結合する、いわゆる保護ダイオードを一体に
形成した半導体装置がある。
第２図はそのような保護ダイオード付半導体装置（この
場合、バイポーラトランジスタ）の半裁断面を示してお
り、Ｎ型シリコン（以下、Ｓｉと略す）基板ＢのＮ型コ
レクタ領域１、Ｐ型ベース領域２．およびＮ９型エミツ
タ領域３によりなるＮＰＮトランジスタと、上記Ｐ型ベ
ース領域２に近接して形成した高濃度Ｎ型領域４とを設
け、外部電極としてコレクタ電極５、ベース電極６及び
エミッタ電極７を形成した構造である。
場合、バイポーラトランジスタ）の半裁断面を示してお
り、Ｎ型シリコン（以下、Ｓｉと略す）基板ＢのＮ型コ
レクタ領域１、Ｐ型ベース領域２．およびＮ９型エミツ
タ領域３によりなるＮＰＮトランジスタと、上記Ｐ型ベ
ース領域２に近接して形成した高濃度Ｎ型領域４とを設
け、外部電極としてコレクタ電極５、ベース電極６及び
エミッタ電極７を形成した構造である。
この構造によると、コレクタ・ベース接合間に逆電圧が
印加されたときの、コレクタ領域１内での空乏層の拡が
りを高濃度Ｎ型（Ｎゝ型）領域４により抑制させるため
に、必要な耐圧のダイオードが形成されている。なお、
８は絶縁膜である。
印加されたときの、コレクタ領域１内での空乏層の拡が
りを高濃度Ｎ型（Ｎゝ型）領域４により抑制させるため
に、必要な耐圧のダイオードが形成されている。なお、
８は絶縁膜である。
（発明が解決しようとする問題点）
従来の保護ダイオードを一体化したトランジスタは、上
述の構造を有するが、その製造時に、ベース領域２とエ
ミッタ領域３とのマスク合せにずれがあると、ベース領
域２とＮ０型領域４との間隔が当然変化し、したがって
、前記した作用による耐圧がばらつく。また、電流増幅
率（ｈ＋、＋ｚ）によってもコレクタ領域１内の空乏層
の拡がりが変化するため、ベース領域２とＮ３型領域４
との実効間隔が変化して、同様に耐圧がばらつくことに
なる。
述の構造を有するが、その製造時に、ベース領域２とエ
ミッタ領域３とのマスク合せにずれがあると、ベース領
域２とＮ０型領域４との間隔が当然変化し、したがって
、前記した作用による耐圧がばらつく。また、電流増幅
率（ｈ＋、＋ｚ）によってもコレクタ領域１内の空乏層
の拡がりが変化するため、ベース領域２とＮ３型領域４
との実効間隔が変化して、同様に耐圧がばらつくことに
なる。
すなわち従来構造の、保護ダイオードを一体構造として
有するバイポーラトランジスタは、製造時のマスク合せ
精度、及び１−ランジスタの電流増幅率（ｈｐｉ）によ
ってダイオードの耐圧がばらつき、量産上問題があった
。
有するバイポーラトランジスタは、製造時のマスク合せ
精度、及び１−ランジスタの電流増幅率（ｈｐｉ）によ
ってダイオードの耐圧がばらつき、量産上問題があった
。
本発明は上述の従来例の欠点を排除して、耐圧のばらつ
きが少なく、量産に適した半導体装置を提供することを
目的とする。
きが少なく、量産に適した半導体装置を提供することを
目的とする。
（問題点を解決するための手段）
本発明は」二記の目的を達成するため、第１導電型の半
導体基板に、互いに分離した第２導電型の第１領域及び
第２領域を設け、前記第１領域内に第１導′准型の高濃
度の第３領域、及び前記第２領域と領域を一部共有させ
て高濃度の第４領域を形成することにより、前記従来装
置の問題点を排除するものである。
導体基板に、互いに分離した第２導電型の第１領域及び
第２領域を設け、前記第１領域内に第１導′准型の高濃
度の第３領域、及び前記第２領域と領域を一部共有させ
て高濃度の第４領域を形成することにより、前記従来装
置の問題点を排除するものである。
（作 用）
以上の構成により本発明の半導体装置は、第２導電型の
第１領域及び第２領域は同一のマスクを使用して同一工
程で形成が可能であるため、それら第１領域と第２領域
の相対間隔が常に一定してばらつきがなく、そのため、
第２領域と第４領域で形成される保護ダイオードの耐圧
は、第１、第２領域と、その間の基板領域で決まるパン
チスルー電圧、及び第２領域と第４領域の共有領域のＰ
Ｎ接合耐圧に依存するが、そのばらつきは不純物拡散処
理過程の因子のみで決まる最小限のもので問題はなくな
る。
第１領域及び第２領域は同一のマスクを使用して同一工
程で形成が可能であるため、それら第１領域と第２領域
の相対間隔が常に一定してばらつきがなく、そのため、
第２領域と第４領域で形成される保護ダイオードの耐圧
は、第１、第２領域と、その間の基板領域で決まるパン
チスルー電圧、及び第２領域と第４領域の共有領域のＰ
Ｎ接合耐圧に依存するが、そのばらつきは不純物拡散処
理過程の因子のみで決まる最小限のもので問題はなくな
る。
（実施例）
以下、本発明を図面を用いて実施例により詳細に説明す
る。
る。
第１図は本発明の一実施例を示す半裁断面図で、第２図
と同じ符号を用いて同一または同一機能の部分を示して
いる。すなわち、Ｎ型Ｓｉ基板ＢのＮ型コレクタ領域１
、Ｐ型ベース領域２およびＮ＋型エミッタ領域３で形成
されるＮＰＮバイポーラトランジスタと、高濃度Ｎ型領
域４と、及びそのＮ型領域４と領域の一部を共有するＰ
型筒２領域９を備えて本発明の主要部が形成されており
、コレクタ電極５、ベース電極６、エミッタ電極７、及
び絶縁膜８等は、第２図の場合と同様である。
と同じ符号を用いて同一または同一機能の部分を示して
いる。すなわち、Ｎ型Ｓｉ基板ＢのＮ型コレクタ領域１
、Ｐ型ベース領域２およびＮ＋型エミッタ領域３で形成
されるＮＰＮバイポーラトランジスタと、高濃度Ｎ型領
域４と、及びそのＮ型領域４と領域の一部を共有するＰ
型筒２領域９を備えて本発明の主要部が形成されており
、コレクタ電極５、ベース電極６、エミッタ電極７、及
び絶縁膜８等は、第２図の場合と同様である。
本発明は、この実施例のように、Ｐ型筒２領域９により
第１領域のＰ型ベース領域２を一定間隔りを保って囲む
ように分離形成させて、パンチスルー電圧を安定させ特
性の安定化を図っている。
第１領域のＰ型ベース領域２を一定間隔りを保って囲む
ように分離形成させて、パンチスルー電圧を安定させ特
性の安定化を図っている。
また、それら第１領域としてのＰ型ベース領域２と、Ｐ
型筒２領域９は、同一のマスクを使用して不純物の導入
を行ない、同一工程で拡散処理により形成される。さら
に第４領域の高濃度Ｎ型領域４は、第３領域としてのＮ
′″型エミッタ領域３と同一工程により形成されるが、
Ｐ型筒２ ｆ、１域９とは、十分な余裕を有して重合さ
れ、それら両者間でＰＮ接合が形成されるから製造時の
マスク合せ精度、及びＰＮＮ接合正圧ばらつきがあって
も実用上問題はない。
型筒２領域９は、同一のマスクを使用して不純物の導入
を行ない、同一工程で拡散処理により形成される。さら
に第４領域の高濃度Ｎ型領域４は、第３領域としてのＮ
′″型エミッタ領域３と同一工程により形成されるが、
Ｐ型筒２ ｆ、１域９とは、十分な余裕を有して重合さ
れ、それら両者間でＰＮ接合が形成されるから製造時の
マスク合せ精度、及びＰＮＮ接合正圧ばらつきがあって
も実用上問題はない。
上記のような構成において、Ｐ型ベース領域２と、Ｎ型
コレクタ領域１との間に逆電圧が印加された場合、Ｎ型
コレクタ領域１内に拡がる空乏層がＰ型筒２領域９に接
してパンチスルー現象を生じ、そして逆電圧をさらに高
めると、上記Ｐ型筒２領域９と、高濃度Ｎ型領域４との
間のＰＮ接合耐圧で決まる降伏現象が起る。そして上記
ＰＮ接合耐圧は、Ｐ型ベース領域２とＮ＋型エミッタ領
域３との間のＰＮ接合耐圧、すなわちベース・エミッタ
間接合耐圧と等価であり、したがって、上記Ｐ型ベース
領域２とＮ型コレクタ領域１間、つまりベース・コレク
タ間に印加される逆電圧に対する保護耐圧は、そのベー
ス・コレクタ接合からＰ型第２領域９までのパンチスル
ー電圧と、ベース・エミッタ接合耐圧との和であり、こ
れが高濃度Ｎ型領域４とＰ型筒２領域９とにより形成さ
れる、内蔵された保護ダイオードの耐圧となる。
コレクタ領域１との間に逆電圧が印加された場合、Ｎ型
コレクタ領域１内に拡がる空乏層がＰ型筒２領域９に接
してパンチスルー現象を生じ、そして逆電圧をさらに高
めると、上記Ｐ型筒２領域９と、高濃度Ｎ型領域４との
間のＰＮ接合耐圧で決まる降伏現象が起る。そして上記
ＰＮ接合耐圧は、Ｐ型ベース領域２とＮ＋型エミッタ領
域３との間のＰＮ接合耐圧、すなわちベース・エミッタ
間接合耐圧と等価であり、したがって、上記Ｐ型ベース
領域２とＮ型コレクタ領域１間、つまりベース・コレク
タ間に印加される逆電圧に対する保護耐圧は、そのベー
ス・コレクタ接合からＰ型第２領域９までのパンチスル
ー電圧と、ベース・エミッタ接合耐圧との和であり、こ
れが高濃度Ｎ型領域４とＰ型筒２領域９とにより形成さ
れる、内蔵された保護ダイオードの耐圧となる。
また、Ｐ型ベース領域２とＰ型筒２領域９との分離間隔
により、パンチスルー電圧が決まるので、Ｎ型コレクタ
領域１、したがってＳｉ基板の不純物濃度を考慮して、
保護ダイオードの耐圧としての空乏層の拡がりから分離
間隔を決定すればよいことになる。
により、パンチスルー電圧が決まるので、Ｎ型コレクタ
領域１、したがってＳｉ基板の不純物濃度を考慮して、
保護ダイオードの耐圧としての空乏層の拡がりから分離
間隔を決定すればよいことになる。
以上、詳細に説明したが本発明は、上述の実施例に限定
されるものではなく１種々の変形、応用が可能であり、
たとえば、実施例はＮＰＮバイポーラトランジスタを用
いて説明したが、これは、ＰＮＰまたは、ダーリントン
構造のトランジスタにも適用可能である。
されるものではなく１種々の変形、応用が可能であり、
たとえば、実施例はＮＰＮバイポーラトランジスタを用
いて説明したが、これは、ＰＮＰまたは、ダーリントン
構造のトランジスタにも適用可能である。
（発明の効果）
本発明は、以上の説明から容易に理解されるとおり、保
護ダイオードの耐圧が、保護されるバイポーラトランジ
スタのベース領域及びエミッタ領域を形成する際のマス
ク合せ精度や、電流増幅率（ｈ、）のばらつきに依存せ
ず、ベース領域を形成する第１領域と、その外周に隔離
して同一マスクで形成される第２領域との間隔によって
決まるパンチスルー電圧、及びベース・エミッタ間の接
合耐圧によって決まることになるから、逆耐圧特性が安
定した保護ダイオードを内蔵したバイポーラトランジス
タを容易に形成することができる。
護ダイオードの耐圧が、保護されるバイポーラトランジ
スタのベース領域及びエミッタ領域を形成する際のマス
ク合せ精度や、電流増幅率（ｈ、）のばらつきに依存せ
ず、ベース領域を形成する第１領域と、その外周に隔離
して同一マスクで形成される第２領域との間隔によって
決まるパンチスルー電圧、及びベース・エミッタ間の接
合耐圧によって決まることになるから、逆耐圧特性が安
定した保護ダイオードを内蔵したバイポーラトランジス
タを容易に形成することができる。
第１図は本発明の一実施例装置を示す半ａ断面図、第２
図は従来例装置を示す半裁断面図である。 １ ・・・ Ｎ型コレクタ領域、 ２ ・・・ Ｐ型ベ
ース領域（第１領域）、 ３・・・Ｎ″″型エミッタ領
域（第３領域）、 ４ ・・・高濃度Ｎ型領域（第４領
域）、 ９ ・・・Ｐ型筒２領域６
図は従来例装置を示す半裁断面図である。 １ ・・・ Ｎ型コレクタ領域、 ２ ・・・ Ｐ型ベ
ース領域（第１領域）、 ３・・・Ｎ″″型エミッタ領
域（第３領域）、 ４ ・・・高濃度Ｎ型領域（第４領
域）、 ９ ・・・Ｐ型筒２領域６
Claims (3)
- （１）第１導電型の半導体基板に、高濃度の第１導電型
の第３領域を内在させた第２の導電型の第１領域を形成
して、バイポーラトランジスタを構成させ、かつ、第２
の導電型の第２領域と、高濃度の第１導電型の第４領域
とを、それら領域の一部を共有させてなるダイオードを
、前記、第１領域から離間させて設けたことを特徴とす
る半導体装置。 - （２）第２領域が第１領域を囲繞して形成されているこ
とを特徴とする特許請求の範囲第（１）項記載の半導体
装置。 - （３）第１領域と第２領域の離間間隔を、パンチスルー
ダイオードを形成する所定範囲内に選定したことを特徴
とする特許請求の範囲第（１）項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24530385A JPS62106663A (ja) | 1985-11-02 | 1985-11-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24530385A JPS62106663A (ja) | 1985-11-02 | 1985-11-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62106663A true JPS62106663A (ja) | 1987-05-18 |
Family
ID=17131665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24530385A Pending JPS62106663A (ja) | 1985-11-02 | 1985-11-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62106663A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03246965A (ja) * | 1990-02-23 | 1991-11-05 | Matsushita Electron Corp | 半導体装置 |
| US6476313B2 (en) | 2000-05-24 | 2002-11-05 | Sharp Kabushiki Kaisha | Solar cell and method for fabricating the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5734363A (en) * | 1980-08-11 | 1982-02-24 | Toshiba Corp | Semiconductor device |
| JPS57128963A (en) * | 1981-02-04 | 1982-08-10 | Nippon Denso Co Ltd | Semiconductor device |
-
1985
- 1985-11-02 JP JP24530385A patent/JPS62106663A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5734363A (en) * | 1980-08-11 | 1982-02-24 | Toshiba Corp | Semiconductor device |
| JPS57128963A (en) * | 1981-02-04 | 1982-08-10 | Nippon Denso Co Ltd | Semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03246965A (ja) * | 1990-02-23 | 1991-11-05 | Matsushita Electron Corp | 半導体装置 |
| US6476313B2 (en) | 2000-05-24 | 2002-11-05 | Sharp Kabushiki Kaisha | Solar cell and method for fabricating the same |
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